JPS61101016A - 積層厚膜コンデンサ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路部品に用いることができる容量値調整
可能な積層型厚膜コンデンサ素子に関するものである。

従来例の構成とその問題点 近年、半導体ＩＣ化率の大幅な向上によって電子回路の
小型高密度化は著しい。受動部品においても最近の進歩
は著しく、例えば抵抗体では小型高精度化に向け、また
コンデンサでは大容量化へ向は材料面、技術面において
種々検討が行なわれている。

以下、図面を参照しながら従来の厚膜コンデンサ素子に
ついて説明する。第１図は従来の厚膜コンデンサの断面
図である。アルミナ等のセラミツ３　べ−１ り基板１上に下部電極層２、誘電体層３および上部電極
層４をそれぞれペースト状で印刷し高温で焼成した後、
オーバーコート９を施すことによって構成される。第２
図は積層厚膜コンデンサの断面図である。第１図と同様
にアルミナ等のセラミック基板１上に下部電極２、さら
に誘電体３および上部電極４ａ〜４Ｃをそれぞれペース
ト状で印刷し高温で焼成した後、オーバーコート９を施
すことにより構成される。

しかしながら、第２図の従来の積層厚膜コンデンサにお
いては、積層数が増すにつれて印刷が困難になる。理由
は平担な面状に印刷するのでなく段差のある面上に各々
印刷するためかなり印刷が困難になる。特に上部電極の
縁端部あるいは側面部の印刷は困難で電極部欠損が生じ
やすく、この結果不良のコンデンサ素子となりやすい。

これに関連して基板上に厚膜抵抗体を形成する場合、コ
ンデンサ素子の膜厚が積層数により異なるが１００μｍ
程度あり、この為近傍に厚膜抵抗体を印刷すると印刷性
が悪く抵抗値がばらつきやすいという問題点も生じる。

さらに回路基板に直接構成する為基板自身はもちろん、
コンデンサ形成時までに搭載されている部品があればそ
れも使用不能となシ生産性が非常に悪く、全体の製造コ
ストが高くつく。最後にこのタイプのコンデンサの容量
値調整はかなり困難であるという大きな欠点を有してい
る。

発明の目的 本発明の目的は大容量値のものを、積層チップコンデン
サと同様に単体部品として回路基板に搭載でき、さらに
トリミングすることにより容量値を調整することができ
大量生産も可能な積層厚膜コンデンサ素子を提供すると
とＫある。

発明の構成 本発明の積層厚膜コンデンサ素子は基板上に内部電極層
と誘電体層を交互に２層数以上積層し、次いでその上に
低誘電率の絶縁層を積層し、内部電極の引出し線を、ス
ルーホールで上面の最上層の対向する１組の線上に一定
面積かつ一定間隔で一線上に集められた導体上に取り出
し、さらに２５　ページ 列に並んだこの引出し導体中、同列の導体を１つの共通
導体に導体接続することにより容量を並列構成したもの
である。これにより各層は平担な面上に印刷でき印刷性
がよくなり従来のものより積層数も多く形成できる。同
時に不良率、製造コストの低減に寄与する。本発明の素
子は表面に形成された引出し導体と、内層のコンデンサ
の容量を並列構成するのに設けられた共通導体、両者の
間の接続導体をトリミングすることによシ容量を調整で
き、又チップ状の素子である為、回路基板上に本素子の
表面の引出し導体部で直接半田付けできるという大きな
特長がある。最後に多数同時に製造でき品質の管理がた
やすく、大量生産、能率化が容易になる。

実施例の説明 以下、本発明の実施例について、図面を参照しながら説
明する。

第３図は本発明の積層厚膜コンデンサ素子の断面図、第
４図は全部の内部電極形成後の平面図、第５図は本発明
の積層厚膜コンデンサ素子の上方６　ページ からの平面図、第６図はこれを回路基板上に搭載した時
の断面図である。本発明の素子の製造方法を第３図面の
簡単な説明する。電極層、誘電体層、スルーホール部の
積層を繰シ返すことによシ製造する。アルミナ等のセラ
ミック基板１上に下部電極層２ａ、誘電体層３、スルー
ホール部４ａを積層し形成する。同様の方法によシ内部
電極層２ｂ　、２ｃ　、２ｄ、　スルーホール部４ｂ　
、　４０　。

４ｄ、さらに内部電極層２ｄ上に絶縁層５を積層する。

その後上面の引出し導体としてｅａ、６ｂ。

６０．６ｄ、接続導体７、共通導体のｓａ、ｓｂを同面
に形成し、共通導体及び接続導体のオーバーコートとし
て９を形成する。本発明の素子の製造方法はここで記述
した方法のみでないことは言うまでもない。

以上の様に本実施例によれば、各層は従来構成に比べ平
担な面上に印刷できる為印刷性がよくなり積層数も従来
のものよシ多く形成できる。同時に不良率、製造コスト
の低減になる。本発明の素子は表面に形成された引出し
導体と、内層のコン７　べ−。

デンザの容量を並列構成するのに設けられた共通導体の
両者の間の接続導体をトリミングすることにより容量を
調整でき、またチップ状の素子である為、回路基板上に
本素子の表面の引出し導体部で直接半田付けできる様に
なっている。最後に本素子は多数同時に製造でき品質管
理がたやすく、大量生産、能率化が容易になる。

発明の効果 以上の説明から明らかな様に、本発明は基板上に内部電
極層と誘電体層を交互に２層数以上積層し、次いでその
上に低誘電率の絶縁層を積層し、内部電極の引出し線を
、スルーホールで上面の最上層の対向する１組の線上に
一定面積かつ一定間隔で一線上に集められた導体上に取
り出しさらに２列に並んだこの引出し導体中、同列の導
体を１つの共通導体に導体接続することによシ容量を並
列構成したものであり、これにより各層は従来構成のも
のより平担な面上に印刷できるため、印刷性がよくなり
積層数も従来のものより多く形成できるという効果が得
られる。同時に不良率、製造コストの低減にもなる。本
発明の素子は表面に形成された引出し導体と、内層のコ
ンデンサの容量を並列構成するのに設けられた共通導体
の両者の間の接続導体をトリミングすることにより容量
を調整でき、またチップ状の素子である為、回路基板上
に本素子の表面の引出し導体部で直接半田付けできると
いう大きな効果が得られる。最後に本素子は多数同時に
製造でき品質管理がたやすく、大量生産、能率化が容易
になるという効果もある。

【図面の簡単な説明】

第１図は従来の厚膜コンデンサの断面図、第２図は従来
の積層厚膜コンデンサの断面図、第３図５図は本発明の
積層厚膜コンデンサ素子の上方（基板と反対側）からの
平面図、第６図は本素子を回路基板上に半田付けした時
の断面図である。 層、３・・・・・・誘電体層、４ａ　、４ｂ　、４０．
４ｄ・・・９　ベージ ・・・スルーホール、５・・・・・・絶ａｍ、ｅａ　＋
　ｅｂ　ｒ６ｃ、ｅｄ・・・・・・引き出し導体、了・
・・・・・接続導体、８ｉＬ　、８ｂ・・・・・・共通
導体、９・・・・・・オーバーコート層、１ｏ・・・・
・・回路基板、１１・・・・・・回路導体、１２・・・
・・・半田。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第４
図

Claims (4)

【特許請求の範囲】
1. （１）基板上に内部電極層と誘電体層を交互に２層数以
   上積層し、次いでその上に低誘電率の絶縁層を積層し、
   内部電極の引出し線をスルーホールで上面の最上層の対
   向する１組の線上に一定面積かつ一定間隔で一線上に集
   められた導体上に取り出し、さらに２列に並んだこの引
   出し導体中、同列の導体を１つの共通導体に導体接続す
   ることにより容量を並列構成した積層厚膜コンデンサ素
   子。
2. （２）各々の内部電極から上面の最上層に引き出された
   引き出し導体と、形成されたコンデンサの容量を並列構
   成する為の共通導体、これら両者の導通に設けられた接
   続導体を適宜トリミングすることにより容量値を調整で
   きる特許請求の範囲第１項記載の積層厚膜コンデンサ素
   子。
3. （３）２つの共通導体及び接続導体を半田のつかない材
   料で被覆した特許請求の範囲第１項記載の積層厚膜コン
   デンサ素子。
4. （４）誘電体が同一あるいは２種類以上の異なった材料
   によって構成された特許請求の範囲第１項記載の積層厚
   膜コンデンサ素子。