JPS61100050A - Data transfer equipment - Google Patents
Data transfer equipmentInfo
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- JPS61100050A JPS61100050A JP59221415A JP22141584A JPS61100050A JP S61100050 A JPS61100050 A JP S61100050A JP 59221415 A JP59221415 A JP 59221415A JP 22141584 A JP22141584 A JP 22141584A JP S61100050 A JPS61100050 A JP S61100050A
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- JP
- Japan
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- transmission
- request signal
- transmission request
- data
- terminal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えばパーソナルコンピュータおよびプリ
ンタ間のような送信部および受イａ部間にＲ５−２３２
Ｇインターフエイスが介設されたデータ転送装置に関す
るものである。Detailed Description of the Invention [Industrial Application Field] The present invention provides an R5-232 communication between a transmitting section and a receiving section, such as between a personal computer and a printer.
The present invention relates to a data transfer device in which a G interface is provided.
［従来の技ｔ＃］
この種の従来のデータ転送装置は、第３図に示すように
、送信部（１０）と受信部（２０）との間にＲ５−２３
２Ｇインターフエイス（３０）が介設さ、れている。こ
のうち、送信部（１０）は１チツプのマイクロプロセッ
サユニ・ソト（以下ＭＰＵと言う’） （１１）と、ト
ランシーバとも呼ばれる送受信制御部（以下トランシー
バと言う） （１２）とを備え、この両者はデータバス
（１３）を介してデータ転送を行う他、 ＭＰ、Ｕ（１
１）がトランシー／’４ＪＩ御信号ＴＲを出力し、トラ
ンシーバ（１２）は送信クロ・ンク信号訂を受信してこ
れに回期１、た送信要求信号ｎおよび送信データ面を送
信すると共に、ＭＰＵ（１１）に送信可能状態を示す送
信レディＴＸＲ［ｌＹを与える。一方、受信部（２ｏ）
は各種の構成が考えられるが、ここでは変復調装置（以
下ＭＯＤＥＭ と苦う） （２１）のみを示している。[Conventional Technique t#] As shown in FIG.
A 2G interface (30) is interposed. Of these, the transmitter (10) is equipped with a one-chip microprocessor Unisoto (hereinafter referred to as MPU') (11) and a transmission/reception control unit (hereinafter referred to as transceiver) (12), also called a transceiver. In addition to transferring data via the data bus (13), MP, U (1
The transceiver (12) outputs the transceiver/'4JI control signal TR, and the transceiver (12) receives the transmission clock signal and transmits the transmission request signal n and the transmission data side to the MPU. (11) Gives transmission ready TXR[lY indicating the transmission ready state. On the other hand, the receiving section (2o)
Various configurations are possible, but only a modem (hereinafter referred to as MODEM) (21) is shown here.
なお、阿ＯＤＥＭ （２１）から送信クロ７クＳＴが出
力されると、インターフェイス（３０）を通った後イン
バータで反転されてトランシーバ（１２）に加えられる
一方、トランシー／＜（＋２）より出力される送信要求
信号Ｒ５および送信データＳＤもまたインバータで反転
された後インク一フェイス（３０）を通してＭＯＤＥＭ
（２１）に加えられる。Furthermore, when the transmitting clock ST is output from the AODEM (21), it passes through the interface (30), is inverted by the inverter, and is applied to the transceiver (12), while it is output from the transceiver/<(+2). The transmission request signal R5 and the transmission data SD are also inverted by the inverter and then sent to MODEM through the ink face (30).
(21) is added.
上記の如く構成された従来のデータ転送装置の動作を、
ＭＰＵ （１１）のプログラムの中の送信制御ルーチン
の一例を示す第４図、および、信号の相対的な関係を示
す第５図のタイムチャートをも参照して、特に未発明に
直接関係する送信データの最後の部分を中心にして以下
に説明する。The operation of the conventional data transfer device configured as described above is as follows.
With reference also to FIG. 4 showing an example of a transmission control routine in the program of the MPU (11) and the time chart of FIG. The following explanation focuses on the last part of the data.
先ず、ＭＰＵ （１１）が最終データ（０４）ＩＥＸ）
をトランシーバ（１２）にセフ）した後、送信レディＴ
ＸＲ［］Ｙが“１′°になるまで待つ。この送信レディ
ＴＸＲＤＹが第５図に示すように時刻ｔ１で“１″にな
るとＭＰＵ （１１）は最終データの送出完了を知る必
要があるため、トランシー／＜（１２）に対してダミー
データ（７ＦＨＥＸ）をセントする。そして、最斥冬デ
ータの送出が完了した時刻ｔ２にて送信レディＴＸＲＤ
Ｙが“°１゛になると、送信要求信号Ｒ３をオフ（Ｒ５
をオン）にするような制御信号ＴＲをトランシーバ（１
２）に与える。First, the MPU (11) receives the final data (04) IEX)
After transmitting the signal to the transceiver (12), transmit ready T
Wait until XR[]Y becomes "1'°.When this transmission ready TXRDY becomes "1" at time t1 as shown in FIG. 5, the MPU (11) needs to know that the sending of the final data is complete. , dummy data (7FHEX) is sent to transceiver /
When Y reaches "°1", the transmission request signal R3 is turned off (R5
A control signal TR is sent to the transceiver (1
2).
次に、ＭＯＤＥＭ （１１）では相手からの送信データ
ＳＤと送信要求信号Ｒ５とを受は取り変調動作を行って
回線上にデータを送信する。Next, MODEM (11) receives the transmission data SD and transmission request signal R5 from the other party, performs a modulation operation, and transmits the data on the line.
通常送信要求信号ＲＳはＭＯＤＥＭ （２１）の内部で
送イコデータＳＤのゲート条件となり、送信データＳＤ
の存在する間は必ず送信要求信号Ｒ５が１″になってい
なければならない。Normally, the transmission request signal RS becomes a gate condition for sending equal data SD inside MODEM (21), and the sending data SD
The transmission request signal R5 must always be 1'' while .
［発明が解決しようとする問題点］
上記のような従来のデータ転送装置では、第５図に示す
ように、トランシーバ（１２）の特性として並路データ
の＠終ビ、）の中間にて送信レディＴ×ＲＤＹが“１′
になるように設計されていることが−・般的であった。[Problems to be Solved by the Invention] In the conventional data transfer device as described above, as shown in FIG. 5, as shown in FIG. Lady T×RDY is “1′”
It was generally designed to be.
そのため、ＭＯＤＥＭ ｆ：２１）に対して送信要求信
号Ｒ３および送信データＳＤが伝播され、さらに、ＭＯ
ＤＥＭ （２１）の内部にて変調動作が行なわれるどき
、これら送信要求信号Ｒ５と送信データＳＤとの伝播遅
延時間の差により送信データＳＤの最終ビットが送信要
求信号Ｒ９のオフ時点より大きく遅れることがある。Therefore, the transmission request signal R3 and the transmission data SD are propagated to MODEM f:21), and
When a modulation operation is performed inside the DEM (21), the difference in propagation delay time between the transmission request signal R5 and the transmission data SD causes the final bit of the transmission data SD to be delayed by a large amount from the OFF point of the transmission request signal R9. There is.
しかして、この場合には、最終ビットが変調されなくな
り、ビット欠けが発生するという問題点があった。However, in this case, there is a problem in that the final bit is no longer modulated, resulting in bit loss.
この発明はかかる問題点を解決するためになされたもの
で、送信データに対する送信要求信号のオフのタイミン
グを遅らせることにより、データを確実に転送し得るデ
ータ転送装置の提供を目的とする。The present invention has been made to solve this problem, and an object of the present invention is to provide a data transfer device that can reliably transfer data by delaying the timing at which a transmission request signal for transmission data is turned off.
［問題点を解決するための手段］
この発明に係るデータ転送装置は、送信要求信号を有か
ら無（若しくはオンからオフ）へ切換えるタイミングを
ＭＯＤＥＭの型や方式等を考慮した所定の時間だけ遅延
させる信号遅延手段を備えている。[Means for Solving the Problems] The data transfer device according to the present invention delays the timing at which the transmission request signal is switched from present to absent (or from on to off) by a predetermined period of time that takes into consideration the type and method of MODEM, etc. It is equipped with signal delay means to
［作用］
この発明においては、送信要求信号の有を条件にデータ
を送信するとき、送信要求信号か有から無になるタイミ
ングを遅らせて時間的に十分な余裕をもってデータを送
るものである。[Operation] In the present invention, when transmitting data on the condition that a transmission request signal is present, the timing at which the transmission request signal changes from presence to absence is delayed so that the data is sent with sufficient time margin.
［実施例］
第１図は未発明の一実施例を示すブロック回路図で、図
中第３図と同一の符合を付したちのはそれぞれ同一の要
素を示している。そして、トランシーバ（１２）より出
力される送信要求信号回路に、信号遅延手段としてのＤ
−７リンプフロンプ（４０）を設け、そのＴ端子に送信
クロ７クＳＴを加えるようにした点が第３図と異ってい
る。なお、Ｄ−フリ２．プフロップ（４０）のＳ端子に
加えられる同期化送信要求信号Ｓ４１は、このＤ−クリ
ップ２０ンブ（４０）のマスタリセソトイハ号である。[Embodiment] FIG. 1 is a block circuit diagram showing an embodiment of the present invention, in which the same reference numerals as in FIG. 3 indicate the same elements. The transmission request signal circuit output from the transceiver (12) is supplied with D as a signal delay means.
The difference from FIG. 3 is that a -7 limp flop (40) is provided and a transmission clock ST is added to its T terminal. In addition, D-Free 2. The synchronized transmission request signal S41 applied to the S terminal of the flop (40) is the master reset signal of this D-clip 20 block (40).
上記の如ぐ構成された本実施例の作用を、第２図のタイ
ムチャートをも参照して以下に説明する。The operation of this embodiment configured as described above will be explained below with reference to the time chart of FIG.
Ｄ−フリ５．デフ０．．２プ（４０）のＴ端子には第２
図（ａ）に示す送信クロ７クＳＴが、Ｄ端子には第２図
（ｂ）・に示す送信要求信号Ｒ３がそれぞれ加えられる
。周知の如＜、Ｄ−ブリップフロップは、Ｔ端子入力の
Ｘ′／−ち−１ｌかりにおけるＤ端子入力を保持するの
で、このＤ−ブリップフロップ（４０）のＮ端子出力は
第２図（ｅ）に示すように、送信要求信号ＲＳに対して
送信クロックＳＴの１周ＩＩｎ分だけど延してゲちｈが
る信号ＲＳが出力される。D-free 5. Def 0. ．． The T terminal of the 2nd pin (40) has the second
A transmission clock ST shown in FIG. 2(a) is applied to the D terminal, and a transmission request signal R3 shown in FIG. 2(b) is applied to the D terminal. As is well known, the D-flip-flop holds the D-terminal input at a value of ), a signal RS that increases by h by one cycle IIn of the transmission clock ST with respect to the transmission request signal RS is output.
このことは、パリティビットの送信を完了する時刻ｔ１
に対して送信クロック゛ｑ〒の半周間２、すなわち、腸
ビットだけ遅延せしめることに他ならない。これは、Ｍ
ＯＤＥＭ （２１）の型および回路方式等を考慮して４
′１．良と考えられる値になっている。This means that the time t1 completes the transmission of parity bits.
This is nothing but a delay of 2 half cycles of the transmission clock ゛q〒, that is, an initial bit. This is M
Considering the type and circuit system of ODEM (21), etc.
'1. The value is considered to be good.
か／して、送信データＳＤから見ると送信要求性すＲ８
は最ピント分だけ長くオン状態にあるので、確実なデー
タ転送が可能になる。Therefore, from the perspective of the transmission data SD, it is a transmission request R8
Since it remains on for as long as the maximum focus, reliable data transfer is possible.
なお、ヒ記実施例では送信要求信号回路にＤ−フリップ
フロップ（４０）を設けたが、この代わりに例′えば送
信クロックＳＴをＭＰＵ （１１）で監視できるような
回路とし、プログラムによって時刻ｔ２を検出して送信
要求信号Ｒ５をオフにする構成でも上述したと同様なデ
ータ転送が可能になる。In the embodiment described above, the transmission request signal circuit is provided with a D-flip-flop (40), but instead of this, for example, a circuit that allows the transmission clock ST to be monitored by the MPU (11) is used, and the time t2 is determined by a program. Even with a configuration in which the transmission request signal R5 is turned off upon detection of the transmission request signal R5, data transfer similar to that described above becomes possible.
［発明の効果］
以上の説明によって明らかな如く、本発明は送信要求信
号を有から無に切換えるタイミングをＭＯ［］Ｅ？［の
型や回路方式等を考慮して所定の時間だけ遅延させる信
号遅延手段を備えているので、データの確実な転送がで
きるという効果が得られている。[Effects of the Invention] As is clear from the above explanation, the present invention allows the timing of switching the transmission request signal from presence to absence to MO[]E? Since it is provided with a signal delay means that delays the signal by a predetermined amount of time in consideration of the type and circuit system, etc., it is possible to achieve the effect that data can be transferred reliably.
第１図は、本発明の一実施例を示すブロック回路図、：
５２図は同実施例の動作を説明するためのタイムチャー
ト、第３図は従来装置を示すプロ）・り回路図２第４図
は従来装置の動作説明するためのフローチャート、第５
図は従来装置の動作を説明するためのタイムチャートで
ある。
（１０） ：送信部。
（１１）：マイクロプロセッサユニット、（１２） ：
送受信制Ｗ部、
（２０）：受信部、
（２１）：変復調装置、
（３０） ： ＲＳ −２３２Ｃ： インターフェイス
、（４０） ： Ｄ−フリ、プフロップ。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a block circuit diagram showing one embodiment of the present invention:
52 is a time chart for explaining the operation of the same embodiment, FIG. 3 is a circuit diagram showing the conventional device, FIG. 4 is a flowchart for explaining the operation of the conventional device, and FIG.
The figure is a time chart for explaining the operation of the conventional device. (10): Transmission section. (11): Microprocessor unit, (12):
Transmission/reception control W section, (20): Receiving section, (21): Modulation/demodulation device, (30): RS-232C: Interface, (40): D-Fri, Pflop. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (2)
され、前記送信部は、前記インターフェイスから見て送
信要求信号の有を条件に前記送信部からの送信クロック
に同期してデータを送信し、且つ、最終データの送信完
了時に前記送信要求信号を有から無に切換える送受信制
御部を有するデータ転送装置において、前記送信要求信
号を有から無に切換えるタイミングを所定の時間だけ遅
延させる信号遅延手段を備えたことを特徴とするデータ
転送装置。(1) An interface is interposed between a transmitting unit and a receiving unit, and the transmitting unit transmits data in synchronization with a transmission clock from the transmitting unit on the condition that a transmission request signal is present when viewed from the interface; Further, in the data transfer device having a transmission/reception control unit that switches the transmission request signal from present to absent upon completion of transmission of the final data, a signal delaying means for delaying the timing at which the transmission request signal is switched from present to absent by a predetermined time is provided. A data transfer device comprising:
られ、クロック端子に前記送信クロックを加えるＤ−フ
リップフロップであることを特徴とする特許請求の範囲
第１項記載のデータ転送装置。(2) The data transfer device according to claim 1, wherein the signal delaying means is a D-flip-flop provided in the transmission request signal path and applying the transmission clock to a clock terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221415A JPS61100050A (en) | 1984-10-22 | 1984-10-22 | Data transfer equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221415A JPS61100050A (en) | 1984-10-22 | 1984-10-22 | Data transfer equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100050A true JPS61100050A (en) | 1986-05-19 |
Family
ID=16766378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221415A Pending JPS61100050A (en) | 1984-10-22 | 1984-10-22 | Data transfer equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100050A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02311861A (en) * | 1989-05-29 | 1990-12-27 | Konica Corp | Image recorder |
-
1984
- 1984-10-22 JP JP59221415A patent/JPS61100050A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02311861A (en) * | 1989-05-29 | 1990-12-27 | Konica Corp | Image recorder |
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