JPS60955B2 - 静電誘導サイリスタおよびその製造方法 - Google Patents
静電誘導サイリスタおよびその製造方法Info
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- JPS60955B2 JPS60955B2 JP1307878A JP1307878A JPS60955B2 JP S60955 B2 JPS60955 B2 JP S60955B2 JP 1307878 A JP1307878 A JP 1307878A JP 1307878 A JP1307878 A JP 1307878A JP S60955 B2 JPS60955 B2 JP S60955B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Description
【発明の詳細な説明】
この発明は静電譲導サイリスタおよびその製造方法に係
り、特に静電譲導サィリスタの主電極とゲート電極との
耐圧の向上を図りその順阻止電圧の増大を図るための改
良に関するものである。
り、特に静電譲導サィリスタの主電極とゲート電極との
耐圧の向上を図りその順阻止電圧の増大を図るための改
良に関するものである。
従来「スイッチング素子としてバィポーラトランジスタ
やゲートターンオフサィリスタなどの電流制御素子が使
用されていた。ところで、この電流制御素子の動作特性
の高速化を図るためには、そのトランジスタのベースに
相当する領域の厚さを薄くして、この領域への電流の注
入および引出し能力の増大を図る必要がある。しかしな
がら、この厚さの厚い領域からの電流の引出し能力に限
度がある上に、この領域におけるキャリャの蓄積効果に
よってスイッチング速度にも限度があるので、上記電流
制御素子では、特に高電圧動作素子においてその動作特
性の高速化を図ることが容易ではなかった。そこで、こ
の欠点を解決するために、静電誘導による電界効果作用
によってキャリャを高速度にしや断できる静電譲導サィ
リスタが提案されている。第１図は従来の静電誘導サィ
リスタを説明するための断面図である。
やゲートターンオフサィリスタなどの電流制御素子が使
用されていた。ところで、この電流制御素子の動作特性
の高速化を図るためには、そのトランジスタのベースに
相当する領域の厚さを薄くして、この領域への電流の注
入および引出し能力の増大を図る必要がある。しかしな
がら、この厚さの厚い領域からの電流の引出し能力に限
度がある上に、この領域におけるキャリャの蓄積効果に
よってスイッチング速度にも限度があるので、上記電流
制御素子では、特に高電圧動作素子においてその動作特
性の高速化を図ることが容易ではなかった。そこで、こ
の欠点を解決するために、静電誘導による電界効果作用
によってキャリャを高速度にしや断できる静電譲導サィ
リスタが提案されている。第１図は従来の静電誘導サィ
リスタを説明するための断面図である。
図において「 １はｎ‐形基板ら ２はｎ‐形基板１の
第１の主面の一部に互いに所定間隔へだてて設けられた
ｐ＋形領域「 ３はｎ−形基板１の第１の主面にｐ＋形
領域２に沿いこれをはさんで設けられたｎ＋形領域、４
はｎ‐形基板１の第２の主面に設けられたｐ＋形領域で
ある。
第１の主面の一部に互いに所定間隔へだてて設けられた
ｐ＋形領域「 ３はｎ−形基板１の第１の主面にｐ＋形
領域２に沿いこれをはさんで設けられたｎ＋形領域、４
はｎ‐形基板１の第２の主面に設けられたｐ＋形領域で
ある。
上記静電誘導サィリスタはｐ＋形領域４をァノード領域
とし、ｎ十形領域３をカソード領域とし、ｐ＋形領域２
をゲート領域とし、これらの領域４，３，２を除くｎ‐
形基板１をチャンネル領域として構成されている。この
ように構成された静電誘導サィリスタでは、そのカソー
ド・アノード間電流をしや断する場合には、ゲート・カ
ソード間に逆バイアス電圧を印加すると、破線Ａで例示
するように、空乏層がｎ‐形基板１のチャンネル領域内
に拡がり、上記カソード・アノード間電流がしや断され
る。この空乏層はゲート領域であるｐ＋形領域２からの
静電誘導効果によるためその拡がり速度が高速である。
次に、カソード・アノード間に通電する場合には、ゲー
ト・カソード間に印放されていた逆バイアス電圧を取去
るか、またはゲート・カソード間に順バイアス電圧を印
加することによって、上記破線Ａで例示した空乏層は縮
少されカソード領域であるｎ＋形領域３から電子が注入
され、アノードであるｐ十形領域４から正孔が注入され
るようになる。これらの注入された電子および正孔がそ
れぞれ通常のダイオードと同様にアノード領域およびカ
ソード領域に流れ込み、カソ−ド・アノード間に電流が
流れる。このように、上記静電誘導サィリスタの通電お
よびそのしや断が静電誘導作用によるため高速である。
しかしながら、上記静電誘導サィリスタにはカソード・
ゲート間の耐圧（ＢＶＧＫ）が低いという欠点があった
。
とし、ｎ十形領域３をカソード領域とし、ｐ＋形領域２
をゲート領域とし、これらの領域４，３，２を除くｎ‐
形基板１をチャンネル領域として構成されている。この
ように構成された静電誘導サィリスタでは、そのカソー
ド・アノード間電流をしや断する場合には、ゲート・カ
ソード間に逆バイアス電圧を印加すると、破線Ａで例示
するように、空乏層がｎ‐形基板１のチャンネル領域内
に拡がり、上記カソード・アノード間電流がしや断され
る。この空乏層はゲート領域であるｐ＋形領域２からの
静電誘導効果によるためその拡がり速度が高速である。
次に、カソード・アノード間に通電する場合には、ゲー
ト・カソード間に印放されていた逆バイアス電圧を取去
るか、またはゲート・カソード間に順バイアス電圧を印
加することによって、上記破線Ａで例示した空乏層は縮
少されカソード領域であるｎ＋形領域３から電子が注入
され、アノードであるｐ十形領域４から正孔が注入され
るようになる。これらの注入された電子および正孔がそ
れぞれ通常のダイオードと同様にアノード領域およびカ
ソード領域に流れ込み、カソ−ド・アノード間に電流が
流れる。このように、上記静電誘導サィリスタの通電お
よびそのしや断が静電誘導作用によるため高速である。
しかしながら、上記静電誘導サィリスタにはカソード・
ゲート間の耐圧（ＢＶＧＫ）が低いという欠点があった
。
すなわち、カソード・ゲート間の逆バイアス電圧（ＶＧ
Ｋ）の最大値と電圧増幅率仏との積がアノード・カソー
ド間の順阻止電圧の最大値（ＶＧＫｍａｘ）を決定する
ので、この順阻止電圧の高い静電誘導サィリス夕を得る
には、カソード・ゲート間の耐圧（ＢＶＧＫ）を大きく
する必要がある。このために、カソード・ゲート間の距
離を大きくする必要があるが、このカソード・ゲート間
の距離を大きくすると電圧増幅率仏が低下するとともに
、カソード・アノード間の電流通路を閉じるために要す
るカソード・ゲート間に印加する逆バイアス電圧も高く
なる。この発明は、上述の欠点に鑑みてなされたもので
、主電極領域とゲート領域との間に酸化膜を設けること
によって、上記主電極領域とゲート領域との耐圧の向上
を図り順阻止電圧の高い静電誘導サィリスタを提供する
ことを目的とする。
Ｋ）の最大値と電圧増幅率仏との積がアノード・カソー
ド間の順阻止電圧の最大値（ＶＧＫｍａｘ）を決定する
ので、この順阻止電圧の高い静電誘導サィリス夕を得る
には、カソード・ゲート間の耐圧（ＢＶＧＫ）を大きく
する必要がある。このために、カソード・ゲート間の距
離を大きくする必要があるが、このカソード・ゲート間
の距離を大きくすると電圧増幅率仏が低下するとともに
、カソード・アノード間の電流通路を閉じるために要す
るカソード・ゲート間に印加する逆バイアス電圧も高く
なる。この発明は、上述の欠点に鑑みてなされたもので
、主電極領域とゲート領域との間に酸化膜を設けること
によって、上記主電極領域とゲート領域との耐圧の向上
を図り順阻止電圧の高い静電誘導サィリスタを提供する
ことを目的とする。
第２図ａ〜ｆはこの発明による静電誘導サィリスタの一
実施例を説明するためにその各作成段階を示す断面図で
ある。
実施例を説明するためにその各作成段階を示す断面図で
ある。
先ず、ｎ‐形基板１の一方の主面に気相成長法、ｐ形不
純物の拡散法もしくはｐ形不純物イオンの注入法により
Ｐ十形アノード領域４を形成する。
純物の拡散法もしくはｐ形不純物イオンの注入法により
Ｐ十形アノード領域４を形成する。
このｐ十形アノード領域４のｐ形不純物濃度はｎ‐形基
板１のｎ形不純物濃度に比べ十分高いことが望ましい。
次に、ｎ‐形基板１の他方の主面上に所定パターンの酸
化膜５を設ける〔第２図ａ〕。次に、酸化膜５をマスク
としてｎ‐形基板１の主面にｐ形不純物を選択拡散して
ｐ＋形ゲート領域２を形成する。
板１のｎ形不純物濃度に比べ十分高いことが望ましい。
次に、ｎ‐形基板１の他方の主面上に所定パターンの酸
化膜５を設ける〔第２図ａ〕。次に、酸化膜５をマスク
としてｎ‐形基板１の主面にｐ形不純物を選択拡散して
ｐ＋形ゲート領域２を形成する。
このとき、上記ｎ‐形基板１の主面に酸化膜５１が新し
く形成される〔第２図ｂ〕。次いで、ｐ十形ゲート領域
２上の酸化膜５１の厚さが所望の厚さになるように薄く
したのち、酸化膜５１以外の酸化膜５を除去し、酸化膜
５１上を含み『形基板１の主面上に気相成長法によりｎ
‐形成長層を成長させる。
く形成される〔第２図ｂ〕。次いで、ｐ十形ゲート領域
２上の酸化膜５１の厚さが所望の厚さになるように薄く
したのち、酸化膜５１以外の酸化膜５を除去し、酸化膜
５１上を含み『形基板１の主面上に気相成長法によりｎ
‐形成長層を成長させる。
このとき、ｎ‐形基板１の主面上にはｎ‐形単結晶層１
１が形成され、酸化膜５１上にはｎ‐形多結晶層２２が
形成される〔第２図ｃ〕。このｎ‐形多結晶層２２の気
相成長時の気相エッチングにより酸化膜５１がほとんど
残存しないように酸化膜５１の膜厚の初期値を薄く設定
することによって、ｎ‐形多結晶層２２とｐ＋形ゲート
領域２とを電気的に接続することができる。この酸化膜
５１の膜厚の初期値は気相成長条件によって異なるが、
これを実験的に設定することができる。次に、ｎ‐形単
結晶層１１とｎ‐形多結晶層２２との境界部をまたいで
その両側の表面の一部を露出させた酸化膜５２をｎ−形
単結晶層１１上およびｎ‐形多結晶層２２上に形成する
。
１が形成され、酸化膜５１上にはｎ‐形多結晶層２２が
形成される〔第２図ｃ〕。このｎ‐形多結晶層２２の気
相成長時の気相エッチングにより酸化膜５１がほとんど
残存しないように酸化膜５１の膜厚の初期値を薄く設定
することによって、ｎ‐形多結晶層２２とｐ＋形ゲート
領域２とを電気的に接続することができる。この酸化膜
５１の膜厚の初期値は気相成長条件によって異なるが、
これを実験的に設定することができる。次に、ｎ‐形単
結晶層１１とｎ‐形多結晶層２２との境界部をまたいで
その両側の表面の一部を露出させた酸化膜５２をｎ−形
単結晶層１１上およびｎ‐形多結晶層２２上に形成する
。
しかるのち、水酸化カリウムなどのアルカリ性水溶液中
でｎ‐形単結晶層１１およびｎ−形多結晶層２２の露出
面とこの露出面に対向させた白金電極板との間に電流を
流す周知の方法によって、ｎ‐形単結晶層１１とｎ−形
多結晶層２２との境界部をはさんでその両側の一部を多
孔質層６にする〔第２図ｄ〕。
．次に、多孔質層６にはその酸化速度が多孔
質化されない層に比べて１ぴ音以上大きいという特徴が
あるので、この特徴を利用して多孔質層６を酸化膜５３
に変換する〔第２図ｅ〕。最後に、ｎ‐形多結晶層２２
上の酸化膜５２を除去し、ｐ形不純物をｎ‐形多結晶層
２２に拡散してｐ＋形多結晶層２３に変換し、次いで、
ｎ‐形単結晶層１１上の酸化膜５２を除去し、ｎ形不純
物をｎ−形単結晶層１１に導入してｎ十形カソード領域
３を形成する。
でｎ‐形単結晶層１１およびｎ−形多結晶層２２の露出
面とこの露出面に対向させた白金電極板との間に電流を
流す周知の方法によって、ｎ‐形単結晶層１１とｎ−形
多結晶層２２との境界部をはさんでその両側の一部を多
孔質層６にする〔第２図ｄ〕。
．次に、多孔質層６にはその酸化速度が多孔
質化されない層に比べて１ぴ音以上大きいという特徴が
あるので、この特徴を利用して多孔質層６を酸化膜５３
に変換する〔第２図ｅ〕。最後に、ｎ‐形多結晶層２２
上の酸化膜５２を除去し、ｐ形不純物をｎ‐形多結晶層
２２に拡散してｐ＋形多結晶層２３に変換し、次いで、
ｎ‐形単結晶層１１上の酸化膜５２を除去し、ｎ形不純
物をｎ−形単結晶層１１に導入してｎ十形カソード領域
３を形成する。
しかるのち、ｐ十形ァード領域４、ｎ十形カソード領域
３、およびｐ十形多結晶層２３のそれぞれの表面に金属
蒸着膜を被着して、アノード電極７１、カソード電極７
２、およびゲート電極７３を形成して、この実施例の静
電誘導サィリスタが作成される。このように作成された
静電誘導サィリスタでは、多孔質層６の酸化速度の極め
て大きいことを利用して微細パターンの酸化膜５３を容
易に作成することができるとともに、ｎ十形カソード領
域３とｐ十形多結晶層２３との形成時、およびカソード
電極７２とゲート電極７３との形成時において、酸化膜
５３を自己整合的に利用することができる。
３、およびｐ十形多結晶層２３のそれぞれの表面に金属
蒸着膜を被着して、アノード電極７１、カソード電極７
２、およびゲート電極７３を形成して、この実施例の静
電誘導サィリスタが作成される。このように作成された
静電誘導サィリスタでは、多孔質層６の酸化速度の極め
て大きいことを利用して微細パターンの酸化膜５３を容
易に作成することができるとともに、ｎ十形カソード領
域３とｐ十形多結晶層２３との形成時、およびカソード
電極７２とゲート電極７３との形成時において、酸化膜
５３を自己整合的に利用することができる。
このために、微細パターンの静電譲導サィリスタでも作
成することが可能である上に、ｎ十形カソード領域３と
ｐ十形ゲート領域２との間に酸化膜５３が介在するので
、ｎ＋形カソード領域３とｐ＋形ゲート領域２との間の
距離を大きくすることなくカソード・ゲート間の耐圧（
ＢＶＧＫ）を大きくすることができる。
成することが可能である上に、ｎ十形カソード領域３と
ｐ十形ゲート領域２との間に酸化膜５３が介在するので
、ｎ＋形カソード領域３とｐ＋形ゲート領域２との間の
距離を大きくすることなくカソード・ゲート間の耐圧（
ＢＶＧＫ）を大きくすることができる。
また、第２図ｄに示した段階において多孔質層６のｎ‐
形多結晶層２２の表面からの厚さを厚くして、第２図ｅ
に示した段階においてこの厚さを厚くした多孔質層を酸
化して得られる酸化膜のｎ‐形多結晶層２２の表面から
の厚さをｎ‐形多結晶層２２の厚さより厚くすれば、カ
ソード・ゲート間の最短距離が一層大きくなって、上記
耐圧（ＢＶＧＫ）が一層大きくなる。よって、上記耐圧
（ＢＶＧＫ）を大きくすることにより静電誘導サィリス
タの順阻止電圧の増大を図ることができる。
形多結晶層２２の表面からの厚さを厚くして、第２図ｅ
に示した段階においてこの厚さを厚くした多孔質層を酸
化して得られる酸化膜のｎ‐形多結晶層２２の表面から
の厚さをｎ‐形多結晶層２２の厚さより厚くすれば、カ
ソード・ゲート間の最短距離が一層大きくなって、上記
耐圧（ＢＶＧＫ）が一層大きくなる。よって、上記耐圧
（ＢＶＧＫ）を大きくすることにより静電誘導サィリス
タの順阻止電圧の増大を図ることができる。
例えば、第１図に示した従来例においてｎ‐形基板１の
抵抗率を１０００一肌としｐ＋形ゲート領域２の厚さを
２０〜３０仏机とした場合の上記耐圧（ＢＶＧＫ）がｌ
ｏｗ前後であったが、この実施例においては、ｎ＋形カ
ソード領域３とｐ十形ゲート領域２との間に酸化膜５３
が介在するので、上記従来例の場合と同一条件の場合の
上記耐圧（ＢＶＧＫ）を２００Ｖ以上にすることができ
る。
抵抗率を１０００一肌としｐ＋形ゲート領域２の厚さを
２０〜３０仏机とした場合の上記耐圧（ＢＶＧＫ）がｌ
ｏｗ前後であったが、この実施例においては、ｎ＋形カ
ソード領域３とｐ十形ゲート領域２との間に酸化膜５３
が介在するので、上記従来例の場合と同一条件の場合の
上記耐圧（ＢＶＧＫ）を２００Ｖ以上にすることができ
る。
上記実施例では、ｎ‐形多結晶層２２の形成に所定厚さ
の酸化膜５１を設けたが、必ずしも酸化膜５１を設ける
必要がなく、この他の絶縁膜を設けてもよい。また、酸
化膜５３を形成するのに、酸化膜５２をマスクとして多
孔費層６を形成し、この多孔質層６を酸化膜５３に変換
したが、必ずしもその必要がなく、酸化膜５２のかわり
に窒化膿などの絶縁膜を用いこれをマスクとする選択酸
化によって酸化膜５３を形成するようにしてもよい。な
お、上記実施例では、ｎ−形基板を用いる場合について
説明したが、ｐ‐形基板を用いる場合には上詑実施例の
ｎ形をｐ形にｐ形をｎ形にすればよい。
の酸化膜５１を設けたが、必ずしも酸化膜５１を設ける
必要がなく、この他の絶縁膜を設けてもよい。また、酸
化膜５３を形成するのに、酸化膜５２をマスクとして多
孔費層６を形成し、この多孔質層６を酸化膜５３に変換
したが、必ずしもその必要がなく、酸化膜５２のかわり
に窒化膿などの絶縁膜を用いこれをマスクとする選択酸
化によって酸化膜５３を形成するようにしてもよい。な
お、上記実施例では、ｎ−形基板を用いる場合について
説明したが、ｐ‐形基板を用いる場合には上詑実施例の
ｎ形をｐ形にｐ形をｎ形にすればよい。
以上、説明したように、この発明の静電誘導サィリスタ
では、第１の主電極領域とゲート領域との間に酸化膜が
設けてあるので、上記第１の主電極領域とゲート領域と
の間の距離を大きくすることなく、すなわちカソード・
アノード間の電流通路を閉じるために要するカソード・
ゲート間に印加される逆バイアス電圧を高くすることな
く、上記第１の主電極領域とゲート領域との間の耐圧の
向上および浮遊容量の低下を図ることができるとともに
、上記ゲート領域を第１の主電極領域より半導体基体内
に深く埋設するので、従来例より上記ゲート領域の電流
制御能力が向上し、日頃阻止電圧の増大を図ることがで
きる。
では、第１の主電極領域とゲート領域との間に酸化膜が
設けてあるので、上記第１の主電極領域とゲート領域と
の間の距離を大きくすることなく、すなわちカソード・
アノード間の電流通路を閉じるために要するカソード・
ゲート間に印加される逆バイアス電圧を高くすることな
く、上記第１の主電極領域とゲート領域との間の耐圧の
向上および浮遊容量の低下を図ることができるとともに
、上記ゲート領域を第１の主電極領域より半導体基体内
に深く埋設するので、従来例より上記ゲート領域の電流
制御能力が向上し、日頃阻止電圧の増大を図ることがで
きる。
また、この発明による静電誘導サィリス夕の製造方法で
は、第１伝導形の低不純物濃度の半導体基板の第１の主
面の一部に第２伝導形の不純物を選択的に導入して形成
された所定パターンの高不純物濃度のゲート領域上に所
定厚さの絶縁膜を設け、気相成長法により上記絶縁膜上
に上記ゲート領域と導通した第１伝導形の低不純物濃度
の多結晶層を形成するとともに上記ゲート領域を除く半
導体基板の第１の主面上に第１伝導形の低不純物濃度の
単結晶層を形成する工程を備えているので、次のような
効果がある。
は、第１伝導形の低不純物濃度の半導体基板の第１の主
面の一部に第２伝導形の不純物を選択的に導入して形成
された所定パターンの高不純物濃度のゲート領域上に所
定厚さの絶縁膜を設け、気相成長法により上記絶縁膜上
に上記ゲート領域と導通した第１伝導形の低不純物濃度
の多結晶層を形成するとともに上記ゲート領域を除く半
導体基板の第１の主面上に第１伝導形の低不純物濃度の
単結晶層を形成する工程を備えているので、次のような
効果がある。
すなわち、上記気相成長法により上記絶縁膜上に不純物
拡散の容易な多結晶層を形成することができるとともに
、上記絶縁膜が上記結晶気相成長法によりほとんど残存
しないように、上記絶縁膜の膜厚の初期値を設定するこ
とによって、上記ゲ−ト領域と上記多結晶層とを容易に
電気的に接続するようにすることができる。
拡散の容易な多結晶層を形成することができるとともに
、上記絶縁膜が上記結晶気相成長法によりほとんど残存
しないように、上記絶縁膜の膜厚の初期値を設定するこ
とによって、上記ゲ−ト領域と上記多結晶層とを容易に
電気的に接続するようにすることができる。
第１図は従来の静電誘導サィリスタを説明するための断
面図、第２図ａ〜ｆはこの発明による静電誘導サィリス
タの一実施例を説明するためにその作成段階を示す断面
図である。 図において、１はｎ‐形（第１伝導形）基板、１１は単
結晶層、２はｐ＋形（第２の伝導形）ゲート領域、２２
はｎ‐形多結晶層、２３はｐ十形多結晶層、３はｎ＋形
カソード（第１の主電極）領域、４はｐ＋形アノード（
第２の主電極）領域、５，５１，５２はそれぞれ酸化膜
（絶縁膜）、５３は酸化膜、６は多孔質層、７１，７２
，７３はそれぞれアノード電極、カソード電極、および
ゲート電極を示す。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。第１図 第２図
面図、第２図ａ〜ｆはこの発明による静電誘導サィリス
タの一実施例を説明するためにその作成段階を示す断面
図である。 図において、１はｎ‐形（第１伝導形）基板、１１は単
結晶層、２はｐ＋形（第２の伝導形）ゲート領域、２２
はｎ‐形多結晶層、２３はｐ十形多結晶層、３はｎ＋形
カソード（第１の主電極）領域、４はｐ＋形アノード（
第２の主電極）領域、５，５１，５２はそれぞれ酸化膜
（絶縁膜）、５３は酸化膜、６は多孔質層、７１，７２
，７３はそれぞれアノード電極、カソード電極、および
ゲート電極を示す。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の低不純物濃度の半導体基板の第１の主
面の一部に形成された第１伝導形の高不純物濃度の第１
の主電極領域と上記半導体基板の第２の主面に形成され
た第２伝導形の高不純物濃度の第２の主電極領域と上記
第１、第２の主電極領域間にあり上記半導体基板の一部
からなるチヤンネル領域を挟んで上記半導体基板内に埋
設された第２伝導形の高不純物濃度のゲート領域とを具
備し上記チヤンネル領域を流れる電流を上記ゲート領域
により制御するものにおいて、上記第１の主電極領域と
ゲート領域との間に酸化膜を設けるとともに上記ゲート
領域から上記第１の主電極領域以外の上記半導体基板の
第１の主面へ導出する第２伝導形の高不純物濃度の多結
晶層を設けたことを特徴とする静電誘導サイリスタ。 ２ 酸化膜の半導体基板の第１の主面からの厚さを多結
晶層の上記半導体基板の第１の主面からの厚さより厚く
したことを特徴とする特許請求の範囲第１項記載の静電
誘導サイリスタ。 ３ 第１伝導形の低不純物濃度の半導体基板の第１の主
面の一部に第２伝導形の不純物を選択的に導入して所定
パターンの第２伝導形の高不純物濃度のゲート領域を形
成するとともに上記半導体基板の第２の主面に第２伝導
形の不純物の導入により第２伝導形の高不純物濃度の第
２の主電極領域を形成する工程、上記ゲート領域上に所
定厚さの絶縁膜を設け、気相成長法により上記絶縁膜上
に上記ゲート領域と導通した第１伝導形の低不純物濃度
の多結晶層を形成するとともに上記ゲート領域を除く半
導体基板の第１の主面上に第１伝導形の低不純物濃度の
単結晶層を形成する工程、上記多結晶層と単結晶層との
境界部をはさんでその両側の一部を酸化膜にする工程、
および上記第１伝導形の単結晶層の表面部に第１伝導形
の不純物の導入により第１伝導形の高不純物濃度の第１
の主電極領域を形成し上記第１の伝導形の多結晶層に第
２伝導形の不純物の導入によりこれを第２伝導形の高不
純物濃度の多結晶層にする工程を備えてなる静電誘導形
サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307878A JPS60955B2 (ja) | 1978-02-07 | 1978-02-07 | 静電誘導サイリスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307878A JPS60955B2 (ja) | 1978-02-07 | 1978-02-07 | 静電誘導サイリスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54105984A JPS54105984A (en) | 1979-08-20 |
| JPS60955B2 true JPS60955B2 (ja) | 1985-01-11 |
Family
ID=11823118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307878A Expired JPS60955B2 (ja) | 1978-02-07 | 1978-02-07 | 静電誘導サイリスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60955B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2810821B2 (ja) * | 1992-03-30 | 1998-10-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1978
- 1978-02-07 JP JP1307878A patent/JPS60955B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54105984A (en) | 1979-08-20 |
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