JPS6094552A - ロ−カルサンプリングクロツクのフレ−ムおよび位相同期用回路装置 - Google Patents
ロ−カルサンプリングクロツクのフレ−ムおよび位相同期用回路装置Info
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- JPS6094552A JPS6094552A JP59192739A JP19273984A JPS6094552A JP S6094552 A JPS6094552 A JP S6094552A JP 59192739 A JP59192739 A JP 59192739A JP 19273984 A JP19273984 A JP 19273984A JP S6094552 A JPS6094552 A JP S6094552A
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- clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
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- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、デジタル相関器がサンプリングクロック速
度でサンプリングされた受信文字流および受信端に蓄積
されたユニークなワードから相関関数を発生し、フレー
ム検出回路が１フレ一ム周期の期間で繰返される相関関
数の最大値から第１のフレームクロックを導出する、一
定時間間隔でユニークなワードを含む受信された文字流
の文字の位相およびフレーム位胃にローカルサンプリン
グクロックを同期させるための回路装置に関する。
度でサンプリングされた受信文字流および受信端に蓄積
されたユニークなワードから相関関数を発生し、フレー
ム検出回路が１フレ一ム周期の期間で繰返される相関関
数の最大値から第１のフレームクロックを導出する、一
定時間間隔でユニークなワードを含む受信された文字流
の文字の位相およびフレーム位胃にローカルサンプリン
グクロックを同期させるための回路装置に関する。
［発明の技術的背ＩＩ］
そのような回路装置は例えばＩ Ｅ Ｅ Ｅ Ｔ ｒａ
ｎｓａｃｔｉｏｎｓｏｎ ＣＯｉ＋ａｔ＋ｎ１Ｃａｔｉ
ＯＩＩ Ｔｅｃｈｎｏｌｏｏｙ、Ｖｏｌ、 Ｃ０Ｍ−１
６，Ｎｏ、４．１９６８年８月、５９７〜６０５頁に記
載されている。それにおいてはフレームクロックはデジ
タル相関技術を使用することによってユニークなワード
から再生され、一方ピットクロックは特に記載はないが
、ユニークなワードに先行する追加のビットパターンか
ら再生される。
ｎｓａｃｔｉｏｎｓｏｎ ＣＯｉ＋ａｔ＋ｎ１Ｃａｔｉ
ＯＩＩ Ｔｅｃｈｎｏｌｏｏｙ、Ｖｏｌ、 Ｃ０Ｍ−１
６，Ｎｏ、４．１９６８年８月、５９７〜６０５頁に記
載されている。それにおいてはフレームクロックはデジ
タル相関技術を使用することによってユニークなワード
から再生され、一方ピットクロックは特に記載はないが
、ユニークなワードに先行する追加のビットパターンか
ら再生される。
この回路装置は時分割多重アクセスサテライト通信シス
テムのためのものであるが、フレームクロックおよびり
゛ンブリングクロツクの位相が受信されたデジタル文字
に同期されなければならないという問題はまたＴＤＭ有
線通信システム、例えば電話加入者ラインによる２線式
フルデュプレックス伝送についても生じてくる。もしも
、受信したデジタル文字がかなり破壊されていて、サン
プリングクロックの適当な位相の決定された後まで等化
できない場合には特に困難である。
テムのためのものであるが、フレームクロックおよびり
゛ンブリングクロツクの位相が受信されたデジタル文字
に同期されなければならないという問題はまたＴＤＭ有
線通信システム、例えば電話加入者ラインによる２線式
フルデュプレックス伝送についても生じてくる。もしも
、受信したデジタル文字がかなり破壊されていて、サン
プリングクロックの適当な位相の決定された後まで等化
できない場合には特に困難である。
西ドイツ特許Ｐ ３２２７１５１．４号明細書に記載さ
れた発明は、可成り破壊された受信文字流に対しても適
している上述の種類の回路装置を提供することを目的と
している。この目的は位相同期回路を設けることによっ
て達成されており、その位相同期回路はそれぞれの検出
された繰返し最大値の付近における相関関数の値からサ
ンプリングクロックの位相を調整するための制御情報を
導出し、この制御情報によってサンプリングクロックの
位相を調整している。さらに、クロック信号同期回路が
設けられ、そこにおいて特性の変化、すなわち ″□受
信した信号の周期的繰返しパラメータが２つの異なった
瞬間に測定され、その２つの測定された値から誤差信号
のそれぞれの平均が決定される。
れた発明は、可成り破壊された受信文字流に対しても適
している上述の種類の回路装置を提供することを目的と
している。この目的は位相同期回路を設けることによっ
て達成されており、その位相同期回路はそれぞれの検出
された繰返し最大値の付近における相関関数の値からサ
ンプリングクロックの位相を調整するための制御情報を
導出し、この制御情報によってサンプリングクロックの
位相を調整している。さらに、クロック信号同期回路が
設けられ、そこにおいて特性の変化、すなわち ″□受
信した信号の周期的繰返しパラメータが２つの異なった
瞬間に測定され、その２つの測定された値から誤差信号
のそれぞれの平均が決定される。
この誤差信号によって、クロック位相は誤差信号が消失
するまで調整される。特性パラメータとして受信信号の
エンベロープが使用される（例えばＤ Ｅ −ＯＳ ２
７２９３１２号参照）。しかしながら、このクロック同
期は特に位相シフトキーインクを使用するデータ通信シ
ステム用に設計され、大量の回路装置が必要である。
するまで調整される。特性パラメータとして受信信号の
エンベロープが使用される（例えばＤ Ｅ −ＯＳ ２
７２９３１２号参照）。しかしながら、このクロック同
期は特に位相シフトキーインクを使用するデータ通信シ
ステム用に設計され、大量の回路装置が必要である。
上述の従来の明細書に記載されたクロックの再生には受
信信号の極性が知られていることが必要である。しかし
ながら、これは常に確保されるものではない。何故なら
ばたとえば加入者ラインのチップおよびリング線は交換
することができるからである。
信信号の極性が知られていることが必要である。しかし
ながら、これは常に確保されるものではない。何故なら
ばたとえば加入者ラインのチップおよびリング線は交換
することができるからである。
［発明の目的］
この発明の目的は、任意の極性の受信された文字流から
ビットおよびフレームクロックを導出することである。
ビットおよびフレームクロックを導出することである。
［発明の概要］
この発明は、第２のフレーム検出回路が１フレ一ム周期
の期間で繰返す相関関数の最小値から第２のフレームク
ロックを導出し、クロック選択回路が２個のフレームク
ロックのいずれが限定された時間間隔内に受信されてい
るかを決定し、このフレームクロックからサンプリング
クロックの位相を表わす制御情報が位相同期回路中に導
出されるローカルサンプリングクロックのフレームおよ
び位相同期用回路装置の構成を特徴とする。
の期間で繰返す相関関数の最小値から第２のフレームク
ロックを導出し、クロック選択回路が２個のフレームク
ロックのいずれが限定された時間間隔内に受信されてい
るかを決定し、このフレームクロックからサンプリング
クロックの位相を表わす制御情報が位相同期回路中に導
出されるローカルサンプリングクロックのフレームおよ
び位相同期用回路装置の構成を特徴とする。
この発明による主要な効果は、位相調整の基準が改善さ
れることである。
れることである。
［発明の実施例］
以下、添附図面を参照にして実施例について説明する。
この発明の回路装置の入力は、例えば３進文字よりなる
受信文字流のサンプル値が与えられ、それらの文字のそ
れぞれは１度サンプリングされる。
受信文字流のサンプル値が与えられ、それらの文字のそ
れぞれは１度サンプリングされる。
サンプリングクロックの繰返し率で互いに続いているサ
ンプリング値Ｘ（ｉ）はデジタル相関器において受信端
に蓄積された例えば１２の２進文字よりなるユニークる
ワードと互いにサンプリング速度で続く相関関数の値Ｋ
（ｉを得るために相関される。数学的にはこれらの値は
次のように表わすことができる。
ンプリング値Ｘ（ｉ）はデジタル相関器において受信端
に蓄積された例えば１２の２進文字よりなるユニークる
ワードと互いにサンプリング速度で続く相関関数の値Ｋ
（ｉを得るために相関される。数学的にはこれらの値は
次のように表わすことができる。
Ｋ （ｉ ） ＝ΣＸ （ｉ−ν）・Ｗ （１２−１／
）ここで、Ｗ（１２−ν）は１２ビツトワードの１ビツ
トを示す。歪みのある場合を除いて相関関数Ｋ（ｉ）は
、ユニークなワードと同期されるべきサンプリング値Ｘ
（ｉ−ν）が１フレ一ム周期の期間における文字流中に
含まれたユニークなワードのサンプリング値であるとき
には常に最大値と推定しなければならない。その時フレ
ーム検出回路は１フレ一ム周期の期間で繰返されるクロ
ス相関関数の値の全シーケンスＫ（ｉ）中のそれらの相
対的最大値の位置を決定する。第１ａ図の例においてこ
れらはｉｆｌおよび（ｉｏ＋１０８）の値である。これ
らの指標はサンプリングクロックの１０８周期だけ異な
っている。何故ならばこの例においてはフレームは１０
８の文字よりなるからである。
）ここで、Ｗ（１２−ν）は１２ビツトワードの１ビツ
トを示す。歪みのある場合を除いて相関関数Ｋ（ｉ）は
、ユニークなワードと同期されるべきサンプリング値Ｘ
（ｉ−ν）が１フレ一ム周期の期間における文字流中に
含まれたユニークなワードのサンプリング値であるとき
には常に最大値と推定しなければならない。その時フレ
ーム検出回路は１フレ一ム周期の期間で繰返されるクロ
ス相関関数の値の全シーケンスＫ（ｉ）中のそれらの相
対的最大値の位置を決定する。第１ａ図の例においてこ
れらはｉｆｌおよび（ｉｏ＋１０８）の値である。これ
らの指標はサンプリングクロックの１０８周期だけ異な
っている。何故ならばこの例においてはフレームは１０
８の文字よりなるからである。
しかしながら、フレームは例えば１２０文字がらなって
いてもよい。もしも、受信信号の極性が知られているな
らば、このようにして繰返し相対最大値は受信した時分
割多重信号のフレームクロックの受信機を報告する。も
しも、サンプリング中にサンプリング周期がゼロに近付
けられたならば、第１図に実線で描かれた相関関数の簡
単な形が得られるであろう。それは１サンプリング周期
Ｔの期間にサンプリングによって得られた値Ｋ（ｉ）は
サンプリングクロックの位相に依存することを示してい
る。第１ａ図に示したサンプリングクロック位相の場合
には、相関関数の最大の可能な値はこの方法で決定され
ることはできない。しかしながら、もしもローカルサン
プリングクロックの位相が第１ｂ図に示された位置にシ
フトされるならば、検出された繰返し相対最大値Ｋ（ｉ
ｏ）ｆ相関関数の実際の最大値である。
いてもよい。もしも、受信信号の極性が知られているな
らば、このようにして繰返し相対最大値は受信した時分
割多重信号のフレームクロックの受信機を報告する。も
しも、サンプリング中にサンプリング周期がゼロに近付
けられたならば、第１図に実線で描かれた相関関数の簡
単な形が得られるであろう。それは１サンプリング周期
Ｔの期間にサンプリングによって得られた値Ｋ（ｉ）は
サンプリングクロックの位相に依存することを示してい
る。第１ａ図に示したサンプリングクロック位相の場合
には、相関関数の最大の可能な値はこの方法で決定され
ることはできない。しかしながら、もしもローカルサン
プリングクロックの位相が第１ｂ図に示された位置にシ
フトされるならば、検出された繰返し相対最大値Ｋ（ｉ
ｏ）ｆ相関関数の実際の最大値である。
もしも、ユニークなワードが適切に選択されるならば相
関関数はインパルス特性の極大と一致する相関関数の極
大により伝送路のインパルス特性をほぼ再生する特性を
もつ。相関関数の極大値を与えるクロック位相もまたイ
ンパルス特性の極大値を与え、したがって受信した文字
をサンプリングするための所望のクロック位相を表わす
。
関関数はインパルス特性の極大と一致する相関関数の極
大により伝送路のインパルス特性をほぼ再生する特性を
もつ。相関関数の極大値を与えるクロック位相もまたイ
ンパルス特性の極大値を与え、したがって受信した文字
をサンプリングするための所望のクロック位相を表わす
。
サンプリングクロックの位相を調整するために、この発
明は繰返し最大値Ｋ（ｉｎ）の付近にある相関関数の値
を使用する。例えば繰返し最大値、すなわちＫ（ｉｎ−
１）に先行する値および繰返し最大値、すなわちＫ（ｉ
ｏ＋１）に後続する値を使用することができる。第１ａ
図に示すように、これらの値の間の差ΔＫ（ｔｏ）は、
もしもその値Ｋ（ｔｏ）が実際の最大値でないならば、
ゼロと異なったものである。それ故、この差はクロック
位相の調整のための制御変数として使用されることがで
きる。第１ｂ図に示されるように、この差ΔＫ（ｉｎ）
は、もしもＫ（ｉｎ）が瞬間サンプル値Ｘ（ｉｎ）にお
ける相関関数の可能な最大値であるならば消失する。第
１ｂ図はしたがって位相ロック状態におけるサンプリン
グクロックの位相を与える。
明は繰返し最大値Ｋ（ｉｎ）の付近にある相関関数の値
を使用する。例えば繰返し最大値、すなわちＫ（ｉｎ−
１）に先行する値および繰返し最大値、すなわちＫ（ｉ
ｏ＋１）に後続する値を使用することができる。第１ａ
図に示すように、これらの値の間の差ΔＫ（ｔｏ）は、
もしもその値Ｋ（ｔｏ）が実際の最大値でないならば、
ゼロと異なったものである。それ故、この差はクロック
位相の調整のための制御変数として使用されることがで
きる。第１ｂ図に示されるように、この差ΔＫ（ｉｎ）
は、もしもＫ（ｉｎ）が瞬間サンプル値Ｘ（ｉｎ）にお
ける相関関数の可能な最大値であるならば消失する。第
１ｂ図はしたがって位相ロック状態におけるサンプリン
グクロックの位相を与える。
受信された文字流の極性がどうであってもフレームおよ
び位相同期を行なうことができるために、この発明にお
いては相関関数の最大および最少値は上述のように評価
される。これについては後述する。
び位相同期を行なうことができるために、この発明にお
いては相関関数の最大および最少値は上述のように評価
される。これについては後述する。
第１図に示された相関関数の形は実際の形に比較して非
常に簡単化されている。現実には繰返し相対最大値は受
信した文字流の歪が大きいために検出するのがずつと回
能であり、ランダムなシーケンスが連続して決定された
差の値ΔＫに重畳され、それ故、差は平滑化処理の後で
のみ信頼性のある制御変数として使用されることができ
る。
常に簡単化されている。現実には繰返し相対最大値は受
信した文字流の歪が大きいために検出するのがずつと回
能であり、ランダムなシーケンスが連続して決定された
差の値ΔＫに重畳され、それ故、差は平滑化処理の後で
のみ信頼性のある制御変数として使用されることができ
る。
第２図に示すように、この発明による回路装置はデジタ
ル相関器１を備え、その入力には受信された文字のサン
プリング値Ｘ（１）が８ピッ１−ワードとして供給され
、それらは文字サンプリング速度ＡＴで相関関数の値Ｋ
（１）を形成する相関器中に蓄積されているユニークな
ワードと相関される。これらの値Ｋ（ｉ）は入力ワード
と同じく８ビットワードであり、第１のフレーム検出回
路２および第２のフレーム検出回路３へ供給され、それ
らは簡単な論理ゲートによってそれぞれ相関関数の繰返
し相対最大および最小値の位置を決定し、したがって受
信されたＴＤＭ信号に対してそれぞれ第１のフレームク
ロックＲＴＩおよび第２のフレームクロックＲＴ２を決
定する。各フレーム検出回路２，３はモジュロ１０８カ
ウンタ４，５に接続され、それらカウンタの計数入力に
はサンプリングクロックＡＴが与えられ、そのカウント
１はフレームクロックを決定する作用をする。インデッ
クス１はモジュロ１０８カウンタでカウントされる。何
故ならばこの実施例においてはユニークなワードは１０
８文字後毎に繰返されるからである。
ル相関器１を備え、その入力には受信された文字のサン
プリング値Ｘ（１）が８ピッ１−ワードとして供給され
、それらは文字サンプリング速度ＡＴで相関関数の値Ｋ
（１）を形成する相関器中に蓄積されているユニークな
ワードと相関される。これらの値Ｋ（ｉ）は入力ワード
と同じく８ビットワードであり、第１のフレーム検出回
路２および第２のフレーム検出回路３へ供給され、それ
らは簡単な論理ゲートによってそれぞれ相関関数の繰返
し相対最大および最小値の位置を決定し、したがって受
信されたＴＤＭ信号に対してそれぞれ第１のフレームク
ロックＲＴＩおよび第２のフレームクロックＲＴ２を決
定する。各フレーム検出回路２，３はモジュロ１０８カ
ウンタ４，５に接続され、それらカウンタの計数入力に
はサンプリングクロックＡＴが与えられ、そのカウント
１はフレームクロックを決定する作用をする。インデッ
クス１はモジュロ１０８カウンタでカウントされる。何
故ならばこの実施例においてはユニークなワードは１０
８文字後毎に繰返されるからである。
相関関数の検出された繰返し最大値を示すフレーム検出
回路２の各出力パルスおよび相関関数の検出された繰返
し最小値を示すフレーム検出回路３の各出力パルスはそ
れぞれカウンタ４および５をそのリセッ１−人力Ｒを介
して予め定めたカウント、例えばゼロにリセットする。
回路２の各出力パルスおよび相関関数の検出された繰返
し最小値を示すフレーム検出回路３の各出力パルスはそ
れぞれカウンタ４および５をそのリセッ１−人力Ｒを介
して予め定めたカウント、例えばゼロにリセットする。
第１のフレーム検出回路２および第２のフレーム検出回
路３の出力信号はそれぞれ第１のフレームクロックＲＴ
１および第２のフレームクロックＲＴ２を表わし、それ
らはクロック選択回路８に供給される。第１のフレーム
検出回路２が相関関数の周期的繰返し最大値を検出した
とき、それはこれを信号Ｆ１＝１によってクロック選択
回路８に指示する。相関関数の周期的繰返し最大値が検
出されないときにはＦ１＝１である。同様に、第２のフ
レーム検出回路３は相関関数の周期的繰返し最小値を検
出したとき、それは信号Ｆ２＝１を出力する。
路３の出力信号はそれぞれ第１のフレームクロックＲＴ
１および第２のフレームクロックＲＴ２を表わし、それ
らはクロック選択回路８に供給される。第１のフレーム
検出回路２が相関関数の周期的繰返し最大値を検出した
とき、それはこれを信号Ｆ１＝１によってクロック選択
回路８に指示する。相関関数の周期的繰返し最大値が検
出されないときにはＦ１＝１である。同様に、第２のフ
レーム検出回路３は相関関数の周期的繰返し最小値を検
出したとき、それは信号Ｆ２＝１を出力する。
もしも、２個のフレームクロックＲＴ１およびＲＴ２が
このようにして発生されるならば、クロス相関関数は周
期的繰返し最大値および周期的繰返し最小値の両者をも
っているから、それらの一方だけが正確なフレームクロ
ックである。後者は２個のクロックの波形の間の関係に
よって決定される。クロックは伝送路の実際のインパル
ス特性に応じて限定された時間間隔で相対的にシフトさ
れることができる。この時間間隔は１フレ一ム周期の半
分より短くなければならない。１０８のデジタル文字か
らなるフレームの場合においてこのようにして限定され
た時間間隔は最大約５０文字のクロック周期から理論的
に構成することができる。
このようにして発生されるならば、クロス相関関数は周
期的繰返し最大値および周期的繰返し最小値の両者をも
っているから、それらの一方だけが正確なフレームクロ
ックである。後者は２個のクロックの波形の間の関係に
よって決定される。クロックは伝送路の実際のインパル
ス特性に応じて限定された時間間隔で相対的にシフトさ
れることができる。この時間間隔は１フレ一ム周期の半
分より短くなければならない。１０８のデジタル文字か
らなるフレームの場合においてこのようにして限定され
た時間間隔は最大約５０文字のクロック周期から理論的
に構成することができる。
実際に、かつ、この実施例においてしかしながら限定さ
れた時間間隔は最大で８クロック周期に等しいことが分
った。クロックは２〜８周期だけ相互に時間的にシフト
されることができる。それら２〜８周期内に発生する第
１のクロックは正しいフレームクロックである。位相関
係は第６図から明らかである。それについては後述する
。クロツり選択回路８の詳細について第４．５および６
図によって説明づる。
れた時間間隔は最大で８クロック周期に等しいことが分
った。クロックは２〜８周期だけ相互に時間的にシフト
されることができる。それら２〜８周期内に発生する第
１のクロックは正しいフレームクロックである。位相関
係は第６図から明らかである。それについては後述する
。クロツり選択回路８の詳細について第４．５および６
図によって説明づる。
行われた選択にＪ：り正確なフレームクロックＲ王はク
ロック選択回路８の出力の一つへ転送される。クロック
選択回路８の第２の出力は極性信号Ｐを出力し、それは
クロック選択に応じて割当てられた値＋１または−１と
仮定することができる。
ロック選択回路８の出力の一つへ転送される。クロック
選択回路８の第２の出力は極性信号Ｐを出力し、それは
クロック選択に応じて割当てられた値＋１または−１と
仮定することができる。
乗算器９においては極性信号Ｐは相関関数の値Ｋ（＋）
と組合わされ、それ故差Δにの正確な極性が確保される
。
と組合わされ、それ故差Δにの正確な極性が確保される
。
フレームクロックＲＴは今や相関関数の度の値が値Ｋ（
ｉ）の組から選択され、制御された変数を形成するかを
決定する。第１図によって説明したように、これらは１
（（ｉ＋１）およびＫ（ｉ−１）であり、それらは繰返
し最大値であるべきものと認められる値Ｋ（ｉｎ）付近
にある。時点１０においてカウンタ４，５はゼロにリセ
ットされるから、カウンタ４，５がカウント１を有する
とき値Ｋ（ｉｏ＋１）が得られる。全ての値Ｋ（ｉ）は
乗算器ｍを経てデジタル相関器の出力から連続的に位相
同期回路１０に供給され、その位相同期回路１０の入力
端には減算器１１が設けられている。この減算器１１は
カエンタ４または５のいずれかがカウント１に達したと
きその制御入力に制御信号Ｓを供給することによってス
タートされる。このカウントはクロック選択回路中で信
号Ｓ１またはＳ２によってそれぞれ示され、そこで適当
な選択の後制御信号Ｓに変換される。
ｉ）の組から選択され、制御された変数を形成するかを
決定する。第１図によって説明したように、これらは１
（（ｉ＋１）およびＫ（ｉ−１）であり、それらは繰返
し最大値であるべきものと認められる値Ｋ（ｉｎ）付近
にある。時点１０においてカウンタ４，５はゼロにリセ
ットされるから、カウンタ４，５がカウント１を有する
とき値Ｋ（ｉｏ＋１）が得られる。全ての値Ｋ（ｉ）は
乗算器ｍを経てデジタル相関器の出力から連続的に位相
同期回路１０に供給され、その位相同期回路１０の入力
端には減算器１１が設けられている。この減算器１１は
カエンタ４または５のいずれかがカウント１に達したと
きその制御入力に制御信号Ｓを供給することによってス
タートされる。このカウントはクロック選択回路中で信
号Ｓ１またはＳ２によってそれぞれ示され、そこで適当
な選択の後制御信号Ｓに変換される。
減算器１１の第２の信号入力においてデジタル相関器１
からの出力値Ｋ（ｉ）は２サンプリング周期の遅延をも
って現われ、それは遅延素子１２によって発生される。
からの出力値Ｋ（ｉ）は２サンプリング周期の遅延をも
って現われ、それは遅延素子１２によって発生される。
減算器１１の２個の信号入力の前の２個の乗算器１３．
１４の機能については後述する。
１４の機能については後述する。
正の制御信号Ｓがその制御入力に供給されている間に減
算器１１は相関関数の値Ｋ（ｉｏ＋１）とＫ（ｉｎ−１
）との間の差ΔＫ（ｉｏ）を形成する。位相同期回路１
０その他の部分および差の値のその後の処理については
第３図によって説明する。
算器１１は相関関数の値Ｋ（ｉｏ＋１）とＫ（ｉｎ−１
）との間の差ΔＫ（ｉｏ）を形成する。位相同期回路１
０その他の部分および差の値のその後の処理については
第３図によって説明する。
しかしながら、この時点において位相同期回路１゜は文
字サンプリングクロックＡＴを出力し、それは受信され
た文字流に位相ロックされ、デジタル相関器１およびカ
ウンタ４および５に供給されることを注意しな【ノれば
ならない。
字サンプリングクロックＡＴを出力し、それは受信され
た文字流に位相ロックされ、デジタル相関器１およびカ
ウンタ４および５に供給されることを注意しな【ノれば
ならない。
検討した結果では加入者ラインを伝送された信号がたと
えば長い加入者ラインの場合、或いはタップの分岐の存
在によって大きく歪んでいるならば、サンプリングの時
点を設定するのに使用される関数 Δに−Ｋ （ｉｏ −１） −Ｋ （ｉ（ｌ＋１ ）は
いぜんとして最良である。それは信号が相関最大値の後
、づなわちインパルス特性の最大値の後でサンプリング
されるからである。これは等化することが困難な比較的
大きいプレシュートを与える。等止器の係数は１より大
きくなり、そのため安定の問題が生じてくる。さらに、
必要なプレ等止器の雑音増幅が許容できないようになる
。これらの欠点はもしも位相が次のような基準に従って
調整されるならば非常に効果的に避けることができる。
えば長い加入者ラインの場合、或いはタップの分岐の存
在によって大きく歪んでいるならば、サンプリングの時
点を設定するのに使用される関数 Δに−Ｋ （ｉｏ −１） −Ｋ （ｉ（ｌ＋１ ）は
いぜんとして最良である。それは信号が相関最大値の後
、づなわちインパルス特性の最大値の後でサンプリング
されるからである。これは等化することが困難な比較的
大きいプレシュートを与える。等止器の係数は１より大
きくなり、そのため安定の問題が生じてくる。さらに、
必要なプレ等止器の雑音増幅が許容できないようになる
。これらの欠点はもしも位相が次のような基準に従って
調整されるならば非常に効果的に避けることができる。
すなわちα倍の重みが値Ｋ （ｉｎ −１）に対して割
当てられる。これによって次のような補正関数が与えら
れる。
当てられる。これによって次のような補正関数が与えら
れる。
Δに一一αＫ （ｉｎ −１）−Ｋ （ｔｇ ＋１ ）
係数αは２．４或いは８の値をもつことが好ましい。加
入者ラインの場合にはα＝４が非常に有効であった。
係数αは２．４或いは８の値をもつことが好ましい。加
入者ラインの場合にはα＝４が非常に有効であった。
相関関数の値Ｋ（ｉｎ−１）は乗算器１３において係数
αと掛算される。
αと掛算される。
前述の関数をαで割伝変換するほうがもっと好ましい場
合がある。
合がある。
Δに＝αＫ（ｉｏ−１）＝βＫ（ｉｏ＋１＞ここで、β
＝１／αである。値Ｋ（ｉｏ＋１）は乗算器１４におい
て値βと掛算される。
＝１／αである。値Ｋ（ｉｏ＋１）は乗算器１４におい
て値βと掛算される。
両方の場合において相関関数の値の変更された重みは相
関最大値の前にサンプリングされている信号生じる。そ
の結果、プレシュートが減少する。
関最大値の前にサンプリングされている信号生じる。そ
の結果、プレシュートが減少する。
信号最大値のサンプリングされた強度の若干の損失はあ
るがＳ／Ｎ比の改善によってそれを相殺される以上の効
果を生じる。
るがＳ／Ｎ比の改善によってそれを相殺される以上の効
果を生じる。
２個の乗算器１３．１４のただ１個だけしか存在しない
ならば係数は１と異なってくる。
ならば係数は１と異なってくる。
前述のように減粋器１１中で連続的に形成される差の値
ΔＫ（ｉｏ）がスムースであることが必要であり、それ
は第３図に示すような減算器１１に後続する平滑化アキ
ュムレータ１６によって行われる。
ΔＫ（ｉｏ）がスムースであることが必要であり、それ
は第３図に示すような減算器１１に後続する平滑化アキ
ュムレータ１６によって行われる。
この平滑化アキュムレータ１６については第４図によっ
て説明するが、それは１フレーム周期当り１入力値ΔＫ
（ｉｏ）を受信し、その出力に１フレ一ム周期に等しい
期間において制御情報ΔＰを出力し、それは対応するイ
ンクレメント数だけ文字サンプリングクロックの位相を
調整するために直接使用できる。制御情報ΔＰは整数で
あることが望ましく、それはまたゼロであってもよい。
て説明するが、それは１フレーム周期当り１入力値ΔＫ
（ｉｏ）を受信し、その出力に１フレ一ム周期に等しい
期間において制御情報ΔＰを出力し、それは対応するイ
ンクレメント数だけ文字サンプリングクロックの位相を
調整するために直接使用できる。制御情報ΔＰは整数で
あることが望ましく、それはまたゼロであってもよい。
その符号を含むこの制御情報△Ｐに対して５ビツトで十
分であり、ゲー］・回路１７を制御して適当なりロック
位相を選択づることができる。
分であり、ゲー］・回路１７を制御して適当なりロック
位相を選択づることができる。
多数の並列入力においてゲート回路１７はクロック周期
Ｔをもち、異なったクロック位相のの基準周波数発振器
１８からクロックを受信する。ゲート回路の個々の入力
におけるクロック位相は互いに同じインクレメントで相
違している。例えば、もしもサンプリングクロックの位
相が１２８のインクレメントで調整可能にされているな
らば基準周波数発振器１８の出力からの基準クロックは
１２８の遅延素子１９に与えられ、それらの遅延素子の
それぞれは遅延素子チェイン中の先行する遅延素子によ
り与えられるクロック位相に対してＴ ／ １２８だけ
クロックの位相を遅延させる。遅延素子の前および後で
利用できるクロックは今やゲート回路１７のための並列
人力クロックを形成し、それから制御情報ΔＰの制御下
に位相調整された文字サンプリングクロックＡＴとして
ただ一つだけが選択される。
Ｔをもち、異なったクロック位相のの基準周波数発振器
１８からクロックを受信する。ゲート回路の個々の入力
におけるクロック位相は互いに同じインクレメントで相
違している。例えば、もしもサンプリングクロックの位
相が１２８のインクレメントで調整可能にされているな
らば基準周波数発振器１８の出力からの基準クロックは
１２８の遅延素子１９に与えられ、それらの遅延素子の
それぞれは遅延素子チェイン中の先行する遅延素子によ
り与えられるクロック位相に対してＴ ／ １２８だけ
クロックの位相を遅延させる。遅延素子の前および後で
利用できるクロックは今やゲート回路１７のための並列
人力クロックを形成し、それから制御情報ΔＰの制御下
に位相調整された文字サンプリングクロックＡＴとして
ただ一つだけが選択される。
ゲート回路１７における位相調整は、その符号を含めて
制御情報ΔＰにより特定化された数だけのインクレメン
トで位相を進め、或いは遅らせることによって行われる
。例えば、もしも、ΔＰが＋３に等ければ、ゲート回路
１７を通過するクロックは阻止され、その代わりにさら
に３位相インクレメントだけ遅延されたクロックが通過
を許される。
制御情報ΔＰにより特定化された数だけのインクレメン
トで位相を進め、或いは遅らせることによって行われる
。例えば、もしも、ΔＰが＋３に等ければ、ゲート回路
１７を通過するクロックは阻止され、その代わりにさら
に３位相インクレメントだけ遅延されたクロックが通過
を許される。
もしも、他方、ΔＰが−２に等しければ、ゲート回路１
７においてそれが２位相インクレメントだけ遅延が少な
く遅延されたクロックが通過するように切替えが行われ
、それは次いで全回路装置中において調整された文字サ
ンプリングクロックＡＴとして使用される。この文字サ
ンプリングクロックＡＴはゲート回路１７からデジタル
相関器１、カウンタ４，５およびその他の受信装置、例
えばサンプリングおよび保持回路（図示せず）に供給さ
れ、受信された文字の繰返し速度で動作させる。したが
って、この発明による回路装置はデジタル位相ロックル
ープとなり、それはフレームおよび文字同期の両者を設
定する全ての通常のデジタル位相ロックループと異なっ
ている。
７においてそれが２位相インクレメントだけ遅延が少な
く遅延されたクロックが通過するように切替えが行われ
、それは次いで全回路装置中において調整された文字サ
ンプリングクロックＡＴとして使用される。この文字サ
ンプリングクロックＡＴはゲート回路１７からデジタル
相関器１、カウンタ４，５およびその他の受信装置、例
えばサンプリングおよび保持回路（図示せず）に供給さ
れ、受信された文字の繰返し速度で動作させる。したが
って、この発明による回路装置はデジタル位相ロックル
ープとなり、それはフレームおよび文字同期の両者を設
定する全ての通常のデジタル位相ロックループと異なっ
ている。
平滑化アキュムレータ１６ 第４図参照）入力に現われ
る差の値ΔＫ（ｌｏ）は乗算器２１において係数ａと掛
粋され、ａは１よりも小さい。掛算された値ａΔＫ（ｉ
ｎ）は加算器１２へ供給され、その加算器の出力は値Ｆ
（ｉ）は遅延素子２３中でサンプリングクロックの１０
８周期、すなわち１フレ一ム周期だけ遅延される。遅延
素子２３の出力から関数値Ｆは加算器２２の入力にフィ
ードバックされ、そこでそれらは通常のアキュムレータ
と同じように入力値ａΔＫ（ｉ’ｏ）と加算され、新し
い値Ｆが得られる。アキュムレータは通常のアキュムレ
ータと多少異なっており、フィードバックされた値Ｆは
乗算器２４中で１−２ （ｎ＝整数）により乗算される
。ｎはこの係数がゼロに近くなるように選択される。値
Ｆは１フレ一ム周期の間隔で遅延素子２３の出力から量
子化装置２５に供給され、その量子化装置２５はそれら
を丸めることによってそれらを整数のＦＱに変換する（
１より小さい入力値Ｆはゼロに丸められる）。
る差の値ΔＫ（ｌｏ）は乗算器２１において係数ａと掛
粋され、ａは１よりも小さい。掛算された値ａΔＫ（ｉ
ｎ）は加算器１２へ供給され、その加算器の出力は値Ｆ
（ｉ）は遅延素子２３中でサンプリングクロックの１０
８周期、すなわち１フレ一ム周期だけ遅延される。遅延
素子２３の出力から関数値Ｆは加算器２２の入力にフィ
ードバックされ、そこでそれらは通常のアキュムレータ
と同じように入力値ａΔＫ（ｉ’ｏ）と加算され、新し
い値Ｆが得られる。アキュムレータは通常のアキュムレ
ータと多少異なっており、フィードバックされた値Ｆは
乗算器２４中で１−２ （ｎ＝整数）により乗算される
。ｎはこの係数がゼロに近くなるように選択される。値
Ｆは１フレ一ム周期の間隔で遅延素子２３の出力から量
子化装置２５に供給され、その量子化装置２５はそれら
を丸めることによってそれらを整数のＦＱに変換する（
１より小さい入力値Ｆはゼロに丸められる）。
量子化装置２５の出力はしたがって１フレ一ム周期の間
隔で整数Ｆｑを出力し、それは正であっても負であって
も、或いはゼロであってもよい。こらの出力値ＦＱは最
終的には上述の制御情報ΔＰとして使用される。さらに
、それらは乗粋器２６を通って加算器２２の別の入力に
フィードバックされ、そこで１より小さい係数すと掛算
される。加算器の入力は反転入力であり、それ故、フィ
ードバックされた値ｂΔＰは各位相調整の後に入力値ａ
ΔＫ（ｉｎ）から減筒される（ΔＰ＝０において位相調
整は行われない）。したがって位相調整は次の制御情報
△Ｐの決定において考慮される。
隔で整数Ｆｑを出力し、それは正であっても負であって
も、或いはゼロであってもよい。こらの出力値ＦＱは最
終的には上述の制御情報ΔＰとして使用される。さらに
、それらは乗粋器２６を通って加算器２２の別の入力に
フィードバックされ、そこで１より小さい係数すと掛算
される。加算器の入力は反転入力であり、それ故、フィ
ードバックされた値ｂΔＰは各位相調整の後に入力値ａ
ΔＫ（ｉｎ）から減筒される（ΔＰ＝０において位相調
整は行われない）。したがって位相調整は次の制御情報
△Ｐの決定において考慮される。
説明した累算ならびに量子化は上述のように平滑にされ
るべき差ΔＫを生じ、ランダムシーケンスに重畳された
シーケンスの値から信頼できる制御された変数へＰを導
出する。上述のように位相調整はユニークなワードの期
間中でのみ行われるから、位相調整に伴う不所望な位相
雑音はユニークなワードの期間に限定され、したがって
何等伝送誤差を生じることはない。
るべき差ΔＫを生じ、ランダムシーケンスに重畳された
シーケンスの値から信頼できる制御された変数へＰを導
出する。上述のように位相調整はユニークなワードの期
間中でのみ行われるから、位相調整に伴う不所望な位相
雑音はユニークなワードの期間に限定され、したがって
何等伝送誤差を生じることはない。
クロック選択および極性制御回路８はスイッチ群２８お
よび制御回路２９よりなる（第５図）。スイッチ群２８
は第１のスイッチを含み、その２個の入力はそれぞれカ
ウンタ４，５により与えられる制御信号Ｓ１．Ｓ２を供
給され、第２のスイッチは、その２個の入力がそれぞれ
フレーム検出器回路２．３により与えられるフレームク
ロックＲＴ１．ＲＴ２を供給され、第３のスイッチの２
個の入力には電圧−１および＋１が供給される。これら
３個のスイッチの位置はスイッチ制御信号ＳＴによって
決定され、その信号は制御回路２９中で生成される。
よび制御回路２９よりなる（第５図）。スイッチ群２８
は第１のスイッチを含み、その２個の入力はそれぞれカ
ウンタ４，５により与えられる制御信号Ｓ１．Ｓ２を供
給され、第２のスイッチは、その２個の入力がそれぞれ
フレーム検出器回路２．３により与えられるフレームク
ロックＲＴ１．ＲＴ２を供給され、第３のスイッチの２
個の入力には電圧−１および＋１が供給される。これら
３個のスイッチの位置はスイッチ制御信号ＳＴによって
決定され、その信号は制御回路２９中で生成される。
この信＠ＳＴがＨ状態であるとき、３個のスイスチは図
示の位置にある。信号がＬ状態であると、スイッチは他
方の位置にある。
示の位置にある。信号がＬ状態であると、スイッチは他
方の位置にある。
制御回路２９はアンドゲート３１を備え、その２個の入
力はフレーム検出回路２からの信号Ｆ１とオアゲート３
２からの信号をそれぞれ供給される。アンドゲート３１
の出力はスイッチ制御信号ＳＴを与える。オアゲート３
２の２個の入力にはそれぞれインバータ３３で反転され
たフレーム検出回路３からの信号Ｆ２とアンドゲート３
４の出力信号がそれぞれ供給される。後者の一方の入力
には信号Ｆ２が与えられ、他方にはフリップ７０ツブ３
５の出力信号Ｑが供給される。フリップフロップ３５の
Ｓ入力にはアンドゲート３６の出力信号が供給され、そ
の信号は第１の補助クロックＴ１をフレームクロック信
号ＲＴ２と組合わせたものである。フリップフロップ３
５のＲ入力には別のアンドゲート３７の出力信号が与え
られ、その信号は第２の補助クロックＴ２をフレーム検
出回路２によって与えられるフレームクロック信号ＲＴ
１と組合わせたものである。
力はフレーム検出回路２からの信号Ｆ１とオアゲート３
２からの信号をそれぞれ供給される。アンドゲート３１
の出力はスイッチ制御信号ＳＴを与える。オアゲート３
２の２個の入力にはそれぞれインバータ３３で反転され
たフレーム検出回路３からの信号Ｆ２とアンドゲート３
４の出力信号がそれぞれ供給される。後者の一方の入力
には信号Ｆ２が与えられ、他方にはフリップ７０ツブ３
５の出力信号Ｑが供給される。フリップフロップ３５の
Ｓ入力にはアンドゲート３６の出力信号が供給され、そ
の信号は第１の補助クロックＴ１をフレームクロック信
号ＲＴ２と組合わせたものである。フリップフロップ３
５のＲ入力には別のアンドゲート３７の出力信号が与え
られ、その信号は第２の補助クロックＴ２をフレーム検
出回路２によって与えられるフレームクロック信号ＲＴ
１と組合わせたものである。
第６図を参照に以下説明する入力信号１”ｌ、Ｆ２゜Ｔ
Ｉ、Ｔ ２．ＲＴ １．およびＲＴ２は制御回路２９
中で組合わされてスイッチ信号ＳＴを形成する。この信
号がＨ状態にあるとき（ろいり１）スイッチ群の出力信
号、したがってクロック選択回路８の出力信号は次のと
おりである。
Ｉ、Ｔ ２．ＲＴ １．およびＲＴ２は制御回路２９
中で組合わされてスイッチ信号ＳＴを形成する。この信
号がＨ状態にあるとき（ろいり１）スイッチ群の出力信
号、したがってクロック選択回路８の出力信号は次のと
おりである。
５＝Ｓ１ 、ＲＴ＝ＲＴ１ 、およびＰ＝＋１スイッチ
制御信号Ｓ Ｔがし状態にあるとき（論理０）スイッチ
群の出力信号、したがってクロック選択回路８の出力信
号は次のとおりである。
制御信号Ｓ Ｔがし状態にあるとき（論理０）スイッチ
群の出力信号、したがってクロック選択回路８の出力信
号は次のとおりである。
５＝Ｓ２ 、ＲＴ＝ＲＴ２ 、およびＰ＝−１第６図に
おいて上から２番目、４番目および６番目に示された信
号Ｔ１およびＴ２は補助クロックであり、それらはそれ
ぞれフレームクロック信号ＲＴ１およびＲＴ２によって
発生され、限定された時間間隔を限定し、その内部にお
いてクロック選択回路８はその決定を行なう。それらの
パルス長は用途による。上述のようにこの実施例の場合
には、それは８クロツクパルス周期、すなわち８ＸＴに
等しい。一方１フレーム周期は１０８クロツクパルス周
期に等しく、１＋１１８の継続時間をもっている。
おいて上から２番目、４番目および６番目に示された信
号Ｔ１およびＴ２は補助クロックであり、それらはそれ
ぞれフレームクロック信号ＲＴ１およびＲＴ２によって
発生され、限定された時間間隔を限定し、その内部にお
いてクロック選択回路８はその決定を行なう。それらの
パルス長は用途による。上述のようにこの実施例の場合
には、それは８クロツクパルス周期、すなわち８ＸＴに
等しい。一方１フレーム周期は１０８クロツクパルス周
期に等しく、１＋１１８の継続時間をもっている。
第６図において上から３番目および４番目の線で示され
たへの場合においては、補助クロックＴ２によって決定
される時間間隔内に発生すべき第１のフレームクロック
パルスはフレームクロックＲＴ２のパルスであり、それ
故これはクロック選択回路８において正しいと認識され
たフレームクロックである。
たへの場合においては、補助クロックＴ２によって決定
される時間間隔内に発生すべき第１のフレームクロック
パルスはフレームクロックＲＴ２のパルスであり、それ
故これはクロック選択回路８において正しいと認識され
たフレームクロックである。
５番目および６番目の線で示されたＢの場合においては
、補助クロックＴ１によって決定される時間間隔内に発
生すべき第１のフレームクロックパルスはフレームクロ
ックＲＴ１のパルスであり、それはクロック選択回路８
によって正しいフレームクロックとして！［され、通過
されるものである。
、補助クロックＴ１によって決定される時間間隔内に発
生すべき第１のフレームクロックパルスはフレームクロ
ックＲＴ１のパルスであり、それはクロック選択回路８
によって正しいフレームクロックとして！［され、通過
されるものである。
第１ａ図および第１ｂ図は相関関数の値の簡単化したシ
ーケンスによってこの発明の基本原理を説明する図であ
り、第２図この発明の１実施例の回路装置のブロック図
であり、第３図は第２図の回路装置で使用される位相同
期回路を示し、第４図は第３図の回路装置で使用される
平滑化アキュムレータを示し、第５図は第２図の回路装
置で使用されるクロック選択回路および極性制御回路を
示し、第６図はこの発明による回路装置中の各種のクロ
ック信号の波形を示す。 １・・・デジタル相関器、２．３・・・フレーム検出回
路、４．５・・・カウンタ、８・・・クロック選択回路
、９・・・乗算器、１０・・・位相同期回路、１１・・
・減算器、１２・・・遅延素子、１３．１４・・・乗算
器、１６・・・平滑化アキュムレータ、１７・・・グー
１−回路、１８・・・基準周波数発振器、１９・・・遅
延素子、２１・・・乗算器、２２・・・加算器、２３・
・・遅延素子、２４・・・乗算器、２５・・・量子化装
置、２６・・・乗算器、２８・・・スイッチ群、２９・
・・制御回路、３５・・・フリップ７０ツブ。 （ｊ 、Ｄ
ーケンスによってこの発明の基本原理を説明する図であ
り、第２図この発明の１実施例の回路装置のブロック図
であり、第３図は第２図の回路装置で使用される位相同
期回路を示し、第４図は第３図の回路装置で使用される
平滑化アキュムレータを示し、第５図は第２図の回路装
置で使用されるクロック選択回路および極性制御回路を
示し、第６図はこの発明による回路装置中の各種のクロ
ック信号の波形を示す。 １・・・デジタル相関器、２．３・・・フレーム検出回
路、４．５・・・カウンタ、８・・・クロック選択回路
、９・・・乗算器、１０・・・位相同期回路、１１・・
・減算器、１２・・・遅延素子、１３．１４・・・乗算
器、１６・・・平滑化アキュムレータ、１７・・・グー
１−回路、１８・・・基準周波数発振器、１９・・・遅
延素子、２１・・・乗算器、２２・・・加算器、２３・
・・遅延素子、２４・・・乗算器、２５・・・量子化装
置、２６・・・乗算器、２８・・・スイッチ群、２９・
・・制御回路、３５・・・フリップ７０ツブ。 （ｊ 、Ｄ
Claims (8)
- （１）デジタル相関器が９ンプリングクロック速度でサ
ンプリングされた受信された文字流および、 受信端に
蓄積されたユニークなワードから相関関数を発生し、フ
レーム検出回路が１フレ一ム周期の期間で繰返される相
関関数の最大値から第１のフレームクロックを導出する
、一定の時間間隔でユニークなワードを含む受信された
文字流の文字の位相およびフレーム位置にローカルサン
プリングクロックを回期させるだめの回路装置において
、第２のフレーム検出回路が１フレ一ム周期の期間で繰
返す相関関数の最小値から第２のフレームクロックを導
出し、クロック選択回路が２個のフレームクロックのい
ずれが限定された時間間隔内に受信されているかを決定
し、このフレームクロックからサンプリングクロックの
位相を表わす制御情報が位相同期回路中に導出されるこ
とを特徴とするローカルサンプリングクロックのフレー
ムおよび位相同期用回路装置。 - （２）制御情報が、相関関数が限定された時間間隔内で
検出された最大または最小値の付近の値であり、位相を
調節するために使用される値（Ｋ（ｉｏ＋１＞、Ｋ（Ｉ
Ｉ＋−１））から導出されることを特徴とする特許請求
の範囲第１項記載の回路装置。 - （３）クロック選択回路が位相同期回路に供給される相
関関数の値（Ｋ（ｉ））の極性を決定する極性信号を発
生することを特徴とする特許請求の範囲第１項または第
２項記載の回路装置。 - （４）クロック選択回路が、フレーム−クロック信号（
ＲＴｌ、ＲＴ２） 、相関関数（Ｋ（＋））の極性を決
定する信＠ （Ｐ） 、およびこれらの値の間の差を形
成する制御信＠（Ｓ）がそれを通って切替えられるスイ
ッチ群と、そのスイッチ群の位置を決定するスイッチ制
卸信号（ＳＴ）を発生する制御回路（２９）とを具備し
ていることを特徴とする特許請求の範囲第１項ないし第
３項のいずれか１項記載の回路装置。 - （５）制御回路（２９）が、論理ゲート（３１〜３７）
を備え、それにおいて２１１１のフレームクロック（Ｒ
Ｔｌ、ＲＴ２ ） 、それら２個のフレームクロックか
ら導出され限定された時間間隔を決定する２個の補助ク
ロック＜Ｔ１．Ｔ２ ） 、および第１および第２のフ
レーム検出回路（２，３）による周期的に繰返される最
大値の検出を示す２個の信号Ｆｌ。 Ｆ２）が組合わされてスイッチ制御信号（ＳＴ）を生成
することを特徴とする特許請求の範囲第４項記載の回路
装置。 - （６）位相同期回路（１’Ｏ）に先行して調整装置（１
３，１４＞が設けられ、それ−は相関関数（Ｋ（ｉｏ）
）の最大値が発生する瞬間の前にサンプリング時点をシ
フＩ−することを特徴とする特許請求の範囲第１項ない
し第５項のいずれか１項記載の回路装置。 - （７）ＩＩ整装置が乗算器（１３）であり、それによっ
て減算器（１１）の入力の前の遅延素子（１２）に供給
された相関関数（Ｋ（ｉ））の値が１より大きい係数（
α）と掛算されることを特徴とする特許請求の範囲第６
項記載の回路装置。 - （８）調整装置が乗算器（１４）であり、それによって
減算器（１１）の第２の入力に供給された相関関数（Ｋ
（＋））の値が１より小さい係数（β）と掛算されるこ
とを特徴とする特許請求の範囲第６項記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3333714.4 | 1983-09-17 | ||
| DE19833333714 DE3333714A1 (de) | 1983-09-17 | 1983-09-17 | Schaltungsanordnung zur rahmen- und phasensynchronisation eines empfangsseitigen abtasttaktes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094552A true JPS6094552A (ja) | 1985-05-27 |
| JPH0317424B2 JPH0317424B2 (ja) | 1991-03-08 |
Family
ID=6209424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192739A Granted JPS6094552A (ja) | 1983-09-17 | 1984-09-17 | ロ−カルサンプリングクロツクのフレ−ムおよび位相同期用回路装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4598413A (ja) |
| EP (1) | EP0141194B1 (ja) |
| JP (1) | JPS6094552A (ja) |
| AT (1) | ATE54785T1 (ja) |
| CA (1) | CA1226636A (ja) |
| CH (1) | CH665925A5 (ja) |
| DE (2) | DE3333714A1 (ja) |
| ES (1) | ES8606757A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318840A (ja) * | 1987-06-12 | 1988-12-27 | アルカテル・エヌ・ブイ | 迅速なフレームおよび位相同期装置 |
| JP2001268041A (ja) * | 2000-02-16 | 2001-09-28 | Thomson Licensing Sa | 直交周波数分割多重システムにおけるサンプリングオフセット補正 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3429453C1 (de) * | 1984-08-10 | 1992-05-27 | Siemens Ag | Verfahren zur gesicherten Funksignaluebertragung |
| US4937843A (en) * | 1986-03-28 | 1990-06-26 | Ampex Corporation | Digital data block synchronizer |
| GB2211051B (en) * | 1987-10-10 | 1991-07-10 | Stc Plc | Code correlation arrangement |
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