JPS608750B2 - 発振停止検出回路 - Google Patents
発振停止検出回路Info
- Publication number
- JPS608750B2 JPS608750B2 JP55068123A JP6812380A JPS608750B2 JP S608750 B2 JPS608750 B2 JP S608750B2 JP 55068123 A JP55068123 A JP 55068123A JP 6812380 A JP6812380 A JP 6812380A JP S608750 B2 JPS608750 B2 JP S608750B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- level
- circuit
- stop detection
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
Description
【発明の詳細な説明】
この発明はデジタル回路に於ける発振状態又は発振停止
の状態を検出する回路に関する。
の状態を検出する回路に関する。
電子時計等電池動作する回路に於いて、電池の寿命又は
負荷の増大等によって電池電圧の低下が生じ、その為に
発振が停止した場合その機能は完全に損われる。
負荷の増大等によって電池電圧の低下が生じ、その為に
発振が停止した場合その機能は完全に損われる。
一方瞬時的な負荷の変動によって一時的に発振が停止し
た場合、その後電池電圧が復帰しても発振再開が不可能
な場合があり、その場合動作電圧範囲が実質的に狭くな
ってしまう問題がある。この為、発振が停止しているこ
とを検出する「発振停止検出回路」を回路内に内蔵し、
その信号によって発振再開がし易い状態にして回路動作
の復帰を確実にする方法がとられている。
た場合、その後電池電圧が復帰しても発振再開が不可能
な場合があり、その場合動作電圧範囲が実質的に狭くな
ってしまう問題がある。この為、発振が停止しているこ
とを検出する「発振停止検出回路」を回路内に内蔵し、
その信号によって発振再開がし易い状態にして回路動作
の復帰を確実にする方法がとられている。
第１図ａにＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａび Ｍｏ
ｓの略）で構成した従来の発振停止検出回路の例を示す
。
ｓの略）で構成した従来の発振停止検出回路の例を示す
。
第１図ａに於いて入力端子１には通常は数ＫＨｚ程度の
繰り返し周波数のパルスｆｉが入力される。
繰り返し周波数のパルスｆｉが入力される。
この信号はィンバータ２と負荷容量３とで位相反転かつ
遅延される。従って排他的否定論理和ゲート４の出力に
は入力信号ｆｉの変化点毎にィンバータ２の出力抵抗と
容量３とで決まる遅延時間にほぼ等しい幅を持つ“Ｈ”
レベルの信号が周期的に現われる。この信号によってＮ
チャンネルＭＯＳトランジスタ７は周期的に導通（以下
ＯＮという）しその出力端１０を“Ｌ”レベルに保持す
る。この場合抵抗５と容量６とで決まる時定数は入力信
号ｆｉの半周期より充分大きくなる様に設計される。ゲ
ート１１は波形整形用である。端子８にはプラス側電源
、端子９にはマイナス側電源が供給される。ここで、発
振が停止して入力端子１にパルスが入力されなくなった
場合には、ゲート４の出力に“Ｈ”レベルの信号が現れ
なくなる為、端子１０のレベルは抵抗５と容量６とで決
まる時定数で“Ｌ”レベル側へ上昇して行き、ゲート１
１の関値を越えるとその出力１２に“Ｈ”レベルが現わ
れて発振が停止した事を知らせる。第１図ｂに第１図ａ
に示す従来回路例に於ける各部波形を示す。前述した従
釆例において発振停止検出動作を確実にする為にはィン
バータ２と容量３とで決まる遅延時間をある程度大きく
しなければならない。
遅延される。従って排他的否定論理和ゲート４の出力に
は入力信号ｆｉの変化点毎にィンバータ２の出力抵抗と
容量３とで決まる遅延時間にほぼ等しい幅を持つ“Ｈ”
レベルの信号が周期的に現われる。この信号によってＮ
チャンネルＭＯＳトランジスタ７は周期的に導通（以下
ＯＮという）しその出力端１０を“Ｌ”レベルに保持す
る。この場合抵抗５と容量６とで決まる時定数は入力信
号ｆｉの半周期より充分大きくなる様に設計される。ゲ
ート１１は波形整形用である。端子８にはプラス側電源
、端子９にはマイナス側電源が供給される。ここで、発
振が停止して入力端子１にパルスが入力されなくなった
場合には、ゲート４の出力に“Ｈ”レベルの信号が現れ
なくなる為、端子１０のレベルは抵抗５と容量６とで決
まる時定数で“Ｌ”レベル側へ上昇して行き、ゲート１
１の関値を越えるとその出力１２に“Ｈ”レベルが現わ
れて発振が停止した事を知らせる。第１図ｂに第１図ａ
に示す従来回路例に於ける各部波形を示す。前述した従
釆例において発振停止検出動作を確実にする為にはィン
バータ２と容量３とで決まる遅延時間をある程度大きく
しなければならない。
その結果ゲート４の入力波形は相当になまる為、ゲート
４自体の貫通電流の流れる期間が大きくなり、かつ繰り
返し周期が速い為、消費電流が増大してしまうという問
題がある。この発明の目的は、簡単な構成で消費電流の
極めて少い発振停止検出回路を提供することにある。こ
の発明によれば発振検出回路としてダイナミック形式の
シフト・レジスタで構成され、前記シフトレジスタのク
ロック信号として発振パルスｆｉが入力され、又、その
データ入力として例えば“Ｈ”の固定レベルが供給され
る。
４自体の貫通電流の流れる期間が大きくなり、かつ繰り
返し周期が速い為、消費電流が増大してしまうという問
題がある。この発明の目的は、簡単な構成で消費電流の
極めて少い発振停止検出回路を提供することにある。こ
の発明によれば発振検出回路としてダイナミック形式の
シフト・レジスタで構成され、前記シフトレジスタのク
ロック信号として発振パルスｆｉが入力され、又、その
データ入力として例えば“Ｈ”の固定レベルが供給され
る。
発振パルスｆｉが発生している間はシフトレジスタが正
常に動作する為その出力には“Ｈ”レベルが現われてい
る。一方、前記ダイナミックシフトレジスタ内のデータ
保持部分と、上記正常動作時のレベルと反対側の電源と
の間に正常動作に影響のない程度の高抵抗又はＭＯＳト
ランジスタを接続する。従って発振パルスｆｉが停止し
た場合にはシフトレジスタがダイナミック構成である為
、その出力は前記高抵抗によってｆｉ入力時と反対側の
レベルへ引張られ始め、最終的にはその出力は“Ｌ”レ
ベルとなり発振の停止を検出することができる。この様
に特に遅延回路を必要とせず従って極めて簡単な構成で
尚かつ消費電流の少ないしかも集積回路に適した発振停
止検出回路を得ることができる。以下、この発明による
発振停止検出回路の実施例をＣＭＯＳ構成の場合につい
て図面を用いて説明する。第２図は本発明の発振停止回
路の一実施例を示す図で、ダイナミックシフトレジスタ
を用いて発振停止検出回路を構成したものである。
常に動作する為その出力には“Ｈ”レベルが現われてい
る。一方、前記ダイナミックシフトレジスタ内のデータ
保持部分と、上記正常動作時のレベルと反対側の電源と
の間に正常動作に影響のない程度の高抵抗又はＭＯＳト
ランジスタを接続する。従って発振パルスｆｉが停止し
た場合にはシフトレジスタがダイナミック構成である為
、その出力は前記高抵抗によってｆｉ入力時と反対側の
レベルへ引張られ始め、最終的にはその出力は“Ｌ”レ
ベルとなり発振の停止を検出することができる。この様
に特に遅延回路を必要とせず従って極めて簡単な構成で
尚かつ消費電流の少ないしかも集積回路に適した発振停
止検出回路を得ることができる。以下、この発明による
発振停止検出回路の実施例をＣＭＯＳ構成の場合につい
て図面を用いて説明する。第２図は本発明の発振停止回
路の一実施例を示す図で、ダイナミックシフトレジスタ
を用いて発振停止検出回路を構成したものである。
第２図に於いて入力端子１３は“Ｈ”レベル則ち電源電
圧Ｖｏｏが供給される。
圧Ｖｏｏが供給される。
１６，２１‘まトランスミッションゲートであり、１６
はクロツク入力ｆｉが“Ｈ”レベルの時に開き、一方２
１は逆にクロック入力ｆｊが“Ｌ”レベルの時に開く。
はクロツク入力ｆｉが“Ｈ”レベルの時に開き、一方２
１は逆にクロック入力ｆｊが“Ｌ”レベルの時に開く。
容量１７，２２はデータ保持の役目をし、場合によって
は浮遊容量のみで充分なこともある。抵抗１９，２３は
クロック停止時に於けるデータの消失を早める役目をし
、従ってその一方の端子はデ−夕と逆の電位レベルへ接
続される。２０，２５は波形整形及びバッファの役目を
するィンバータゲートである。
は浮遊容量のみで充分なこともある。抵抗１９，２３は
クロック停止時に於けるデータの消失を早める役目をし
、従ってその一方の端子はデ−夕と逆の電位レベルへ接
続される。２０，２５は波形整形及びバッファの役目を
するィンバータゲートである。
先づ電源投入後、発振パルスｆｉが少くとも１発発生す
ると入力端子１３の“Ｈ”レベルは転送されて出力端子
２６に現われる。以降発振パルスｆｊが繰り返し発生し
ている限り出力端子２６には“Ｈ”レベルが現われてい
る。この場合データ保持の時定数Ｃ．・Ｒ，及びＣ２１
Ｒ２は発振パルスｆｉの周期の２分の１より充分に大き
く設定しておく。発振パルスｆｉが停止した場合、例え
ばｆｉが”Ｌ”レベルで停止した場合はトランスミッシ
ョンゲート１６は閉、２１は開状態で停止する。従って
発振停止後ほぼＣ．・Ｒ，の時定数で決まる期間後にＣ
，とＲ，の接続点は“Ｌ”レベルになり「それによって
出力端子２６は“Ｌ”レベルになる。以上の動作をタイ
ミングチャートで示すと第３図ａのようになる。一方、
発振パルスｆｉが“Ｈ”レベルで停止した場合はトラン
スミッションゲート１６は関、２１は閉状態で停止する
。従って発振停止後、ほぼＣ２・Ｒ２の時定数で決まる
期間後にＣ２とＲ２の接続点は“Ｈ”レベルになり、そ
れによって出力端子２６は“Ｌ”レベルになる（第３図
ｂ）。即ち、発振停止後、Ｃ．・Ｒ，又はＣ２・Ｒ２で
決まる時定数に相当する時間後に発振停止出力が得られ
る。この場合、発振継続時には、時定数Ｃ．・Ｒ，及び
Ｃ２・Ｒ２を発振パルスｆｉの半周期よりも充分に大き
くしておき、尚、かつトランスミッションゲート２６，
２１の開状態の抵抗値及びィンバータ２０の導適時の抵
抗値をＲ，，Ｒ２よりも充分小さく設計しておくことに
より、Ｃ．・Ｒ，の接続点及びＣ２・Ｒ２の接続点とも
にほぼ電源電圧レベルを供給することができる為、ィン
バータ２０，２５には貫通電流が流れないで済む。なお
、コンデンサＣ２のＶｏｏに接続される端子はＶｓｓへ
つないでもよいことはいうまでもない。第４図は本発明
の第２の実施例を示す回路接続図で第２図に於ける抵抗
１９及び２３を夫々ＭＯＳトランジスタ２７，２８で構
成し、かつ各ＭＯＳ抵抗のゲ−トに制御信号を追加した
ものである。
ると入力端子１３の“Ｈ”レベルは転送されて出力端子
２６に現われる。以降発振パルスｆｊが繰り返し発生し
ている限り出力端子２６には“Ｈ”レベルが現われてい
る。この場合データ保持の時定数Ｃ．・Ｒ，及びＣ２１
Ｒ２は発振パルスｆｉの周期の２分の１より充分に大き
く設定しておく。発振パルスｆｉが停止した場合、例え
ばｆｉが”Ｌ”レベルで停止した場合はトランスミッシ
ョンゲート１６は閉、２１は開状態で停止する。従って
発振停止後ほぼＣ．・Ｒ，の時定数で決まる期間後にＣ
，とＲ，の接続点は“Ｌ”レベルになり「それによって
出力端子２６は“Ｌ”レベルになる。以上の動作をタイ
ミングチャートで示すと第３図ａのようになる。一方、
発振パルスｆｉが“Ｈ”レベルで停止した場合はトラン
スミッションゲート１６は関、２１は閉状態で停止する
。従って発振停止後、ほぼＣ２・Ｒ２の時定数で決まる
期間後にＣ２とＲ２の接続点は“Ｈ”レベルになり、そ
れによって出力端子２６は“Ｌ”レベルになる（第３図
ｂ）。即ち、発振停止後、Ｃ．・Ｒ，又はＣ２・Ｒ２で
決まる時定数に相当する時間後に発振停止出力が得られ
る。この場合、発振継続時には、時定数Ｃ．・Ｒ，及び
Ｃ２・Ｒ２を発振パルスｆｉの半周期よりも充分に大き
くしておき、尚、かつトランスミッションゲート２６，
２１の開状態の抵抗値及びィンバータ２０の導適時の抵
抗値をＲ，，Ｒ２よりも充分小さく設計しておくことに
より、Ｃ．・Ｒ，の接続点及びＣ２・Ｒ２の接続点とも
にほぼ電源電圧レベルを供給することができる為、ィン
バータ２０，２５には貫通電流が流れないで済む。なお
、コンデンサＣ２のＶｏｏに接続される端子はＶｓｓへ
つないでもよいことはいうまでもない。第４図は本発明
の第２の実施例を示す回路接続図で第２図に於ける抵抗
１９及び２３を夫々ＭＯＳトランジスタ２７，２８で構
成し、かつ各ＭＯＳ抵抗のゲ−トに制御信号を追加した
ものである。
第４図の例に於いてはトランスミッションゲートが開く
時にその負荷ＭＯＳ抵抗がＯＦＦする構成になっている
為、トランスミッションゲートが開いた時に抵抗の電流
が流れず、第２図の例に比べてより少ない消費電流で動
作することができる。第５図は本発明の第３の実施例を
示す回路後続図で、第２図又は第４図におけるィンバー
夕、トランスミッションゲートの組合せの代りにクロツ
クドインバータを用いたものである。
時にその負荷ＭＯＳ抵抗がＯＦＦする構成になっている
為、トランスミッションゲートが開いた時に抵抗の電流
が流れず、第２図の例に比べてより少ない消費電流で動
作することができる。第５図は本発明の第３の実施例を
示す回路後続図で、第２図又は第４図におけるィンバー
夕、トランスミッションゲートの組合せの代りにクロツ
クドインバータを用いたものである。
以上の例においては発振停止の検出時間はＣ．・Ｒ，又
はＣ２・Ｒ２あるいはＣ，とＭＯＳトランジスタ２７の
導適時の抵抗の積又はＣ２とＭＯＳトランジスタ２８の
導適時の抵抗の積の時定数で決まる。
はＣ２・Ｒ２あるいはＣ，とＭＯＳトランジスタ２７の
導適時の抵抗の積又はＣ２とＭＯＳトランジスタ２８の
導適時の抵抗の積の時定数で決まる。
第６図ａは以上に説明した本発明の実施例をブロック図
で示したものであり、ブロック２９の具体的な構成例は
第２図、第４図、′第５図に示してあり、既に説明した
通りである。
で示したものであり、ブロック２９の具体的な構成例は
第２図、第４図、′第５図に示してあり、既に説明した
通りである。
第６図ｂは本発明の第４の実施例を示すブロック図で、
発振停止検出時間延長回路を付加した場合の実施例を示
す。
発振停止検出時間延長回路を付加した場合の実施例を示
す。
第６図ｂに於いてダイナミックシフトレジスタ２９の出
力は発振時には“Ｈ”レベルになっている為、発振パル
スｆｉが“Ｈ”レベルになる毎に容量３３は充電される
。一方抵抗３２と容量３３との時定数をｆｉの周期に比
べて遥かに大きく設定しておくことにより、ゲート３４
の出力は“Ｌ”レベルを維持する。発振停止時にはダイ
ナミックシフトレジスタ２９の出力は“Ｌ”レベルにな
る為、ほぼＣ３・Ｒ３の時定数で決まる期間後にゲート
３４の出力は“Ｈ”レベルとなり、発振停止が検出され
る。第６図ｃは本発明の第５の実施例を示すブロック図
で発振停止検出時間延長回路を付加した場合の他の実施
例を示す。
力は発振時には“Ｈ”レベルになっている為、発振パル
スｆｉが“Ｈ”レベルになる毎に容量３３は充電される
。一方抵抗３２と容量３３との時定数をｆｉの周期に比
べて遥かに大きく設定しておくことにより、ゲート３４
の出力は“Ｌ”レベルを維持する。発振停止時にはダイ
ナミックシフトレジスタ２９の出力は“Ｌ”レベルにな
る為、ほぼＣ３・Ｒ３の時定数で決まる期間後にゲート
３４の出力は“Ｈ”レベルとなり、発振停止が検出され
る。第６図ｃは本発明の第５の実施例を示すブロック図
で発振停止検出時間延長回路を付加した場合の他の実施
例を示す。
同図においては抵抗３１をＰチャンネルＭＯＳトランジ
スタ３５で置き換え、そのゲートをＮチャンネルＭＯＳ
トランジスタ３６のゲートと共通に接続されている為、
不要な貫通電流が流れず、第６図ｂの例に比べてより少
ない消費電流で動作することができる。この場合も発振
停止検出時間は容量３７とＰチャンネルＭＯＳトランジ
スタ３５のＯＮ抵抗との積でほぼ決まる。以上述べた様
に、本発明によれば極めて消費電流の少ない発振停止検
出回路を得ることができ、消費電力に対して厳しい規格
が要求される電子時計等の分野に応用することによって
得られる効果は極めて大きい。
スタ３５で置き換え、そのゲートをＮチャンネルＭＯＳ
トランジスタ３６のゲートと共通に接続されている為、
不要な貫通電流が流れず、第６図ｂの例に比べてより少
ない消費電流で動作することができる。この場合も発振
停止検出時間は容量３７とＰチャンネルＭＯＳトランジ
スタ３５のＯＮ抵抗との積でほぼ決まる。以上述べた様
に、本発明によれば極めて消費電流の少ない発振停止検
出回路を得ることができ、消費電力に対して厳しい規格
が要求される電子時計等の分野に応用することによって
得られる効果は極めて大きい。
又、本発明によれば簡単な回路構成の、又、集積回路に
適した発振停止検出回路が得られる為、その効果は大で
ある。
適した発振停止検出回路が得られる為、その効果は大で
ある。
以上の説明において発振パルスｆｉは発振器の出力をそ
のま）用いてもよいし、あるいは任意のＮ分の１（Ｎは
正整数）分周して得られたパルスを用いてもよいことは
いうまでもない。
のま）用いてもよいし、あるいは任意のＮ分の１（Ｎは
正整数）分周して得られたパルスを用いてもよいことは
いうまでもない。
又、クロツクパルスｆｉとそれを反転したパルスｆｉを
用いて説明したが、いわゆる２相クロツクｆｉｍ，ｆｉ
【２ーを用いてもよく、その場合にはｆｊの代りにｆｉ
ｍをｆｉの代りにｆｉ【２｝を以上の実施例に用いれば
よい。
用いて説明したが、いわゆる２相クロツクｆｉｍ，ｆｉ
【２ーを用いてもよく、その場合にはｆｊの代りにｆｉ
ｍをｆｉの代りにｆｉ【２｝を以上の実施例に用いれば
よい。
第１図ａは発振停止検出回路の従来例を示す回路接続図
、同図ｂは同図ａに示す回路の動作を説明するタイミン
グ・チャート、第２図は本発明の一実施例を示す回路接
続図、第３図ａ及びｂは第２図の回路の動作を説明する
タイミング・チャ−ト、第４図は本発明の第２の実施例
を示す回路接続図、第５図は本発明の第３の実施例を示
す回路接続図、第６図ａは本発明の実施例を示すブロッ
ク図、第６図ｂは本発明の第４の実施例を示すブロック
図、第６図ｃは本発明の第５の実施例を示すブロック図
である。 １，１４：発振パルス入力端子、２，１５，２０，２５
，３９：インバータゲート、３，６，１７，２２，３３
，３７：コンデンサ、４：排他的否定論理ゲート、５，
１９，２３，３２：抵抗、７，２７，３０，３１，３６
：ＮチヤンネルＭＯＳトランジスタ、８，２４：プラス
電源端子、９，１８：マイナス電源端子、１０，１２，
２６：出力端子、１１，３４，３８：同相バッファゲー
ト、１３：入力端子、１６，２１：トランスミッション
ゲート、２８，３５：ＰチヤソネルＭＯＳトランジスタ
、２ ９：ダイナミック・シフトレジスタ。 姿’図（Ｑ） 携 ’図（ｂ） 努と図 誇る図 努４図 多ぅ図 努６図
、同図ｂは同図ａに示す回路の動作を説明するタイミン
グ・チャート、第２図は本発明の一実施例を示す回路接
続図、第３図ａ及びｂは第２図の回路の動作を説明する
タイミング・チャ−ト、第４図は本発明の第２の実施例
を示す回路接続図、第５図は本発明の第３の実施例を示
す回路接続図、第６図ａは本発明の実施例を示すブロッ
ク図、第６図ｂは本発明の第４の実施例を示すブロック
図、第６図ｃは本発明の第５の実施例を示すブロック図
である。 １，１４：発振パルス入力端子、２，１５，２０，２５
，３９：インバータゲート、３，６，１７，２２，３３
，３７：コンデンサ、４：排他的否定論理ゲート、５，
１９，２３，３２：抵抗、７，２７，３０，３１，３６
：ＮチヤンネルＭＯＳトランジスタ、８，２４：プラス
電源端子、９，１８：マイナス電源端子、１０，１２，
２６：出力端子、１１，３４，３８：同相バッファゲー
ト、１３：入力端子、１６，２１：トランスミッション
ゲート、２８，３５：ＰチヤソネルＭＯＳトランジスタ
、２ ９：ダイナミック・シフトレジスタ。 姿’図（Ｑ） 携 ’図（ｂ） 努と図 誇る図 努４図 多ぅ図 努６図
Claims (1)
- １ 発振回路と同期式シフトレジスタ回路とを具備し、
前記同期式シフトレジスタ回路は容量に電荷をデータと
して保持するダイナミツクシフトレジスタとして構成さ
れ、前記発振回路からの発振信号を前記ダイナミツクシ
フトレジスタのクロツク信号として供給したことを特徴
とする発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55068123A JPS608750B2 (ja) | 1980-05-22 | 1980-05-22 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55068123A JPS608750B2 (ja) | 1980-05-22 | 1980-05-22 | 発振停止検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56163464A JPS56163464A (en) | 1981-12-16 |
| JPS608750B2 true JPS608750B2 (ja) | 1985-03-05 |
Family
ID=13364647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55068123A Expired JPS608750B2 (ja) | 1980-05-22 | 1980-05-22 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608750B2 (ja) |
-
1980
- 1980-05-22 JP JP55068123A patent/JPS608750B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56163464A (en) | 1981-12-16 |
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