JPS6081823A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6081823A JPS6081823A JP18974883A JP18974883A JPS6081823A JP S6081823 A JPS6081823 A JP S6081823A JP 18974883 A JP18974883 A JP 18974883A JP 18974883 A JP18974883 A JP 18974883A JP S6081823 A JPS6081823 A JP S6081823A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来例の構成とその問題点
半導体装置の活性層を形成する方法として半絶縁性’２
ａＡｓ結晶基板にイオン注入を行う方法がある。この方
法は（１）不純物濃度分布の最適化が容易。
ａＡｓ結晶基板にイオン注入を行う方法がある。この方
法は（１）不純物濃度分布の最適化が容易。
（２）ｎ＋注入とセルフアライメントで寄生抵抗を低く
できる。（３）シきい値電圧の異なるＦＥ’ｌ’を同一
基板上に作ることが出来る。という多くの利点がある。
できる。（３）シきい値電圧の異なるＦＥ’ｌ’を同一
基板上に作ることが出来る。という多くの利点がある。
しかし従来の半絶縁性基板は１ ｐｐｍ程度のクロムが
ドープされて補償されているため、イオン注入後のアニ
ール中にクロームの再分布が発生する。
ドープされて補償されているため、イオン注入後のアニ
ール中にクロームの再分布が発生する。
第１図は８００’Ｃ，１５分間アニール後のクロームの
再分布を示す図である。この再分布によって、基板表面
下１０００への範囲にクロムが蓄積するので活性層の電
気特性が、設計値と大きく異なる原因となる。この問題
を解決する方法として、ＬＢ：Ｃ法で作ったイントリン
シック結晶を使用す３ ベージ る方法がある。しかし結晶欠陥密度が１０口とＨＢ法に
よる結晶に比べ一桁多いという他の問題がある。
再分布を示す図である。この再分布によって、基板表面
下１０００への範囲にクロムが蓄積するので活性層の電
気特性が、設計値と大きく異なる原因となる。この問題
を解決する方法として、ＬＢ：Ｃ法で作ったイントリン
シック結晶を使用す３ ベージ る方法がある。しかし結晶欠陥密度が１０口とＨＢ法に
よる結晶に比べ一桁多いという他の問題がある。
発明の目的
本発明は上記欠点に鑑み均一性および再現性良く活性層
を形成する半導体装置の製造方法を提供するものである
。
を形成する半導体装置の製造方法を提供するものである
。
発明の構成
この目的を達成するために、本発明は活性層より深い位
置にダメージ層を形成することを特徴とする。このダメ
ージ層は、アニール時にクロムのゲッターとして作用し
、表面活性層へのクロム蓄積を抑制する効果がある。こ
の結果活性層がクロムの再分布によって受ける影響が減
少し、均一性再現性が向上する。
置にダメージ層を形成することを特徴とする。このダメ
ージ層は、アニール時にクロムのゲッターとして作用し
、表面活性層へのクロム蓄積を抑制する効果がある。こ
の結果活性層がクロムの再分布によって受ける影響が減
少し、均一性再現性が向上する。
実施例の説明
以下に本発明の一実施例としてノーマリオフＦＥＴ用の
活性層を形成する方法を第２図を用いて説明する。
活性層を形成する方法を第２図を用いて説明する。
半絶縁性Ｇｌ！ＬＡＳ基板１を脱脂および表面歪層のエ
ツチングした後、レジスト２によって、活性層形成領域
以外をマスクする。この領域にポロンを加速電圧１Ｍ６
Ｖ、ドーズ量２×１ｏ ｃｒｎ で、基板１の結晶軸に
対して２〜３°以内の方向から、基板温度は室温で注入
する。１ＭｅＶの電圧でボロンは、ピークＲｐ＝１．６
μｍ、半値巾約１μｍでｇａＡｓ基板１に注入され、ダ
メージ層３が形成される。注入方向と結晶軸を平行にす
る事及び基板温度を室温にするのは注入深さＨｐの半値
巾を狭くし、表面活性層形成領域へ与えるダメージを軽
減するためである。次に、ｎ型活性層４を形成するため
、Ｓｉを２ｏｏｋｅｖで１×１０ｃ１ｎ注入する。この
後、基板表面にＳｉＯ２を被設して８５０’ＣＩ５分間
アニールする。仁の注入でＳｉは約１ｏｏｏ人注入され
、ダメージ層とは完全に分離してｎ型活性層４が形成さ
れる。ダメージ層３は、アニール時とクロームのゲッタ
ーとして作用し、クロームが活性層４に蓄積されるのを
抑制する。なおアニール温度は９００’Ｃ以下の必要が
ある。９００℃〜１００００Ｃではダメージ層３が５ペ
ージ アニールされて、ゲッター効果を失う。
ツチングした後、レジスト２によって、活性層形成領域
以外をマスクする。この領域にポロンを加速電圧１Ｍ６
Ｖ、ドーズ量２×１ｏ ｃｒｎ で、基板１の結晶軸に
対して２〜３°以内の方向から、基板温度は室温で注入
する。１ＭｅＶの電圧でボロンは、ピークＲｐ＝１．６
μｍ、半値巾約１μｍでｇａＡｓ基板１に注入され、ダ
メージ層３が形成される。注入方向と結晶軸を平行にす
る事及び基板温度を室温にするのは注入深さＨｐの半値
巾を狭くし、表面活性層形成領域へ与えるダメージを軽
減するためである。次に、ｎ型活性層４を形成するため
、Ｓｉを２ｏｏｋｅｖで１×１０ｃ１ｎ注入する。この
後、基板表面にＳｉＯ２を被設して８５０’ＣＩ５分間
アニールする。仁の注入でＳｉは約１ｏｏｏ人注入され
、ダメージ層とは完全に分離してｎ型活性層４が形成さ
れる。ダメージ層３は、アニール時とクロームのゲッタ
ーとして作用し、クロームが活性層４に蓄積されるのを
抑制する。なおアニール温度は９００’Ｃ以下の必要が
ある。９００℃〜１００００Ｃではダメージ層３が５ペ
ージ アニールされて、ゲッター効果を失う。
発明の効果
以上のように、本発明は活性層より深い位置にダメージ
層を形成することによって活性層がクロームの再分布に
よって受ける影響を著しく減少する。
層を形成することによって活性層がクロームの再分布に
よって受ける影響を著しく減少する。
第１図は従来のクロムドープ半絶縁性基板をアニール後
の、クロムの再分布を示す図、第２図は本発明の一実施
例による活性層及びダメージ層形成後の半絶縁性基板の
断面を示す。 １・・・・・・クロムドープ半絶縁性ＧａＡｓ基板、２
・・・ ”・・・レジストマスク、３・・・・・・ダメ
ージ層、４・・川・ｎ型活性層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 う染さく７１ｊ箇） 第２図
の、クロムの再分布を示す図、第２図は本発明の一実施
例による活性層及びダメージ層形成後の半絶縁性基板の
断面を示す。 １・・・・・・クロムドープ半絶縁性ＧａＡｓ基板、２
・・・ ”・・・レジストマスク、３・・・・・・ダメ
ージ層、４・・川・ｎ型活性層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 う染さく７１ｊ箇） 第２図
Claims (4)
- （１）半絶縁性化合物半導体基板に、イオン注入により
ダメージ層を形成する工程と、前記ダメージ層よりも浅
い位置に活性層をイオン注入により形成する工程とをそ
なえたことを特徴とする半導体装置の製造方法。 - （２）半絶縁性化合物半導体基板がＧ４Ａｓから々るこ
とを特徴とする特許請求範囲第１項記載の半導体装置の
製造方法。 - （３） Ｇ ａ Ａ ｓにクロームがドープされている
ことを特徴とする特許請求範囲第２項記載の半導体装置
の製造法。 - （４）注入後９００ ’Ｃ以下の温度でアニールするこ
とを特徴とする特許請求範囲第１項、第２項又は第３項
いずれかに記載の半導体装置の製造方２ページ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18974883A JPS6081823A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18974883A JPS6081823A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081823A true JPS6081823A (ja) | 1985-05-09 |
Family
ID=16246514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18974883A Pending JPS6081823A (ja) | 1983-10-11 | 1983-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081823A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889868A (ja) * | 1981-11-24 | 1983-05-28 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-10-11 JP JP18974883A patent/JPS6081823A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889868A (ja) * | 1981-11-24 | 1983-05-28 | Nec Corp | 半導体装置の製造方法 |
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