JPS6079468A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6079468A JPS6079468A JP18877483A JP18877483A JPS6079468A JP S6079468 A JPS6079468 A JP S6079468A JP 18877483 A JP18877483 A JP 18877483A JP 18877483 A JP18877483 A JP 18877483A JP S6079468 A JPS6079468 A JP S6079468A
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- JP
- Japan
- Prior art keywords
- instruction
- vector
- control device
- operand
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はベクトル命令を処理することができるデータ
処理装置に関するものである。
処理装置に関するものである。
〈発明の概要〉
この発明の目的は配列要素のオペランドとして用いるベ
クトル命令の処理を高速に行なえることを可能にしたデ
ータ処理装置を提供するこ、とにある。
クトル命令の処理を高速に行なえることを可能にしたデ
ータ処理装置を提供するこ、とにある。
例えばＦＯＲＴＲＡＮ言語で記述された内積計算ル−ゾ
、 Ｓ ＝ Ｓ 十Ｘ（ｉ）＊ Ｙ（ｉｌ を通常命令で実行する場合、第１図に示すようにロード
、乗算、加算、分岐の各命令に展開され実行ステージが
連続するような命令処理の流れとなシ、１ベクトル要素
に要する処理時間は、最初のロード命令の準備から最後
の分岐命令の演算終了までの時間であった。なお図にお
いてＥは演算実行ステージ、Ｐは演算率ステージをそれ
ぞれ示す。
、 Ｓ ＝ Ｓ 十Ｘ（ｉ）＊ Ｙ（ｉｌ を通常命令で実行する場合、第１図に示すようにロード
、乗算、加算、分岐の各命令に展開され実行ステージが
連続するような命令処理の流れとなシ、１ベクトル要素
に要する処理時間は、最初のロード命令の準備から最後
の分岐命令の演算終了までの時間であった。なお図にお
いてＥは演算実行ステージ、Ｐは演算率ステージをそれ
ぞれ示す。
一方、この発明のベクトル命令制御装置を備えたベクト
ル命令の処理が可能なデータ処理装置では第２図に示す
ように、１つのベクトル要素に対するロード、乗算、加
算が連続して行なうことが可能であり、かつ他の要素の
演算と並行して処理を行なうため、■要素に対する演算
結果かマシンサイクル毎に得ることが可能となり、ベク
トル命４の処理が高速に行なえることになる。
ル命令の処理が可能なデータ処理装置では第２図に示す
ように、１つのベクトル要素に対するロード、乗算、加
算が連続して行なうことが可能であり、かつ他の要素の
演算と並行して処理を行なうため、■要素に対する演算
結果かマシンサイクル毎に得ることが可能となり、ベク
トル命４の処理が高速に行なえることになる。
この発明は命令語ならびにオペランドを格納した記憶装
置と、加減算、乗除算などの演算を行なう演算装置と、
前記記憶装置より命令語を読出して命令語のデコードを
行なう命令制御装置と、命令の実行を制御するファーム
ウェアを格納、管理する制御記憶装置とからなるデータ
処理装置において、前記命令制御装置のデコード結果が
、ベクトル命令以外の命令を示している時、前記演算装
置にその命令に従った演算を行なわせしめ、ベクトル命
令を示している時、前記制御記憶装置はベクトル命令の
デコードを行なうと共に、オペランドアクセスに必要な
アドレス情報の割出しを行ない、その後その制御記憶装
置からベクトル命令実行の制御を引継ぎ、前記ベクトル
命令のデコード結果及びアドレス情報に従って前記記憶
装置へのオペランド供給し及び書込みリクエストと、読
出されてきたオペランドを前記演算装置に供給すると共
にその演算装置に演算の指示及びベクトル命令終了の管
理を行なうベクトル命令制御装置を備えたデータ処理装
置である。
置と、加減算、乗除算などの演算を行なう演算装置と、
前記記憶装置より命令語を読出して命令語のデコードを
行なう命令制御装置と、命令の実行を制御するファーム
ウェアを格納、管理する制御記憶装置とからなるデータ
処理装置において、前記命令制御装置のデコード結果が
、ベクトル命令以外の命令を示している時、前記演算装
置にその命令に従った演算を行なわせしめ、ベクトル命
令を示している時、前記制御記憶装置はベクトル命令の
デコードを行なうと共に、オペランドアクセスに必要な
アドレス情報の割出しを行ない、その後その制御記憶装
置からベクトル命令実行の制御を引継ぎ、前記ベクトル
命令のデコード結果及びアドレス情報に従って前記記憶
装置へのオペランド供給し及び書込みリクエストと、読
出されてきたオペランドを前記演算装置に供給すると共
にその演算装置に演算の指示及びベクトル命令終了の管
理を行なうベクトル命令制御装置を備えたデータ処理装
置である。
〈実施例〉
次にこの発明について図面を参照して詳細に説明する。
第３図はこの発明によるデータ処理装置の一構成例を示
す。
す。
全体の構成
記憶装置６に格納されている命令は記憶制御装置４を経
由して命令制御装置２に取込まれてデコードされる。そ
のデコード結果がベクトル命令以外の命令を示している
時はその命令に従って演算装置５で演算が行なわれる。
由して命令制御装置２に取込まれてデコードされる。そ
のデコード結果がベクトル命令以外の命令を示している
時はその命令に従って演算装置５で演算が行なわれる。
前記デコード結果がベクトル命令の時は制御記憶装置１
はそのベクトル命令のデコードを行ない、オペランドア
クセスに必要なアドレス情報を割出し、ベクトル命令制
御装置３に、そのデコード結果及びアドレス情報を通知
する。これを受けてベクトル命令制御装置３はオペラン
ド読出しリクエストを命令制御装置２に要求し、記憶制
御装置４を経由して記憶装置６より読出されたオペラン
ドがベクトル命令制御装置３に取込まれ、演算装置５へ
のオペランド供給及び起動指示を行ない、これを繰返し
行なうことによシ指定された要素数分のベクトル演算全
演算装置５に行なわせしめる。
はそのベクトル命令のデコードを行ない、オペランドア
クセスに必要なアドレス情報を割出し、ベクトル命令制
御装置３に、そのデコード結果及びアドレス情報を通知
する。これを受けてベクトル命令制御装置３はオペラン
ド読出しリクエストを命令制御装置２に要求し、記憶制
御装置４を経由して記憶装置６より読出されたオペラン
ドがベクトル命令制御装置３に取込まれ、演算装置５へ
のオペランド供給及び起動指示を行ない、これを繰返し
行なうことによシ指定された要素数分のベクトル演算全
演算装置５に行なわせしめる。
ベクトル命令制御装置
この発明の中心をなすベクトル命令制御装置３の一実施
例を示す詳細なブロック図を第４図に示己、これを参照
してさらに詳細にベクトル命令実行の動作を説明する。
例を示す詳細なブロック図を第４図に示己、これを参照
してさらに詳細にベクトル命令実行の動作を説明する。
第５図にはとの実施例におけるベクトル命令の形式を示
す。
す。
記憶制御装置４を経由して記憶装置６かも読出された命
令コード１０２が命令制御装置２でデコアド、レスシラ
ブルＡＳ１０４よシベクトルテイスクリプターアドレス
１０８の読出しリクエストを行なう。読出されてきたベ
クトルディスクリブタ−アドレス１０８及び汎用レジス
タナンバＧＲＩ０３並びにベクトルオペレーションコー
）’ Ｖ ＯＰ↓０５を制御記憶装置１に送出し、以後
の制御をその制御記憶装置１に制御を委ねる。
令コード１０２が命令制御装置２でデコアド、レスシラ
ブルＡＳ１０４よシベクトルテイスクリプターアドレス
１０８の読出しリクエストを行なう。読出されてきたベ
クトルディスクリブタ−アドレス１０８及び汎用レジス
タナンバＧＲＩ０３並びにベクトルオペレーションコー
）’ Ｖ ＯＰ↓０５を制御記憶装置１に送出し、以後
の制御をその制御記憶装置１に制御を委ねる。
制ｍｌ 記憶装置１はベクトルオペレーションコードＶ
ＯＰ１０５をデコードし、演算に必要なオペランドの数
及び演算を制御するファームウェアが格納しである制御
記憶装置６のアドレスを割出し、又ベクトルディスクリ
ブタ−アドレス１０８よシ演算に必要なベクトル先頭ア
ドレス及び要素間距離の読出しリクエストを行ない汎用
レジスタナンバＧＲ１０３より開始要素番号及び終了要
素番号を読出す。更に前述の要素間距離及びベクトル先
頭アドレス及びファームウェアが格納されているアドレ
ス及び演算に必要なオペランドの数、又開始要素番号並
びに終了要素番号等をベクトル命令制御装置３に転送中
るとと本に以後の制御１をベクトル命令制御装置３に姿
ねる。
ＯＰ１０５をデコードし、演算に必要なオペランドの数
及び演算を制御するファームウェアが格納しである制御
記憶装置６のアドレスを割出し、又ベクトルディスクリ
ブタ−アドレス１０８よシ演算に必要なベクトル先頭ア
ドレス及び要素間距離の読出しリクエストを行ない汎用
レジスタナンバＧＲ１０３より開始要素番号及び終了要
素番号を読出す。更に前述の要素間距離及びベクトル先
頭アドレス及びファームウェアが格納されているアドレ
ス及び演算に必要なオペランドの数、又開始要素番号並
びに終了要素番号等をベクトル命令制御装置３に転送中
るとと本に以後の制御１をベクトル命令制御装置３に姿
ねる。
ベクトル命令制御装置３は第４図に示すように制御記憶
装置１よシ信号線Ｌ１を介して送られてくるデータを入
力レジスタ１０で受け、データの種類によってそれぞれ
要素間距離レジスタ１１〜１３又は開始要素番号レジス
タ２４、又は終了要素番号レジスタ２１に、あるいはベ
クトル先頭アドレスレジスタ１６〜１８に、それぞれに
対応するデータをセットする。セレクタ１９で演算に必
要なオペランドに対する要素間距離を選択し、第２出力
レシ名・夕’２０より信号線Ｌ３を介して命令制御装置
２に要素間距離を送出し、又セレクタ１４で恵沢したベ
クトル先頭アドレスを第１出力レ−ジスタ１５よυ信号
線Ｌ２を介して命令制御装置２に送出するとともに命令
制御装置２に対しベクトル先頭アドレスと要素間距離の
加算及び加昇結果のアドレスによるオペランドフェッチ
リクエストの指示を行なう。
装置１よシ信号線Ｌ１を介して送られてくるデータを入
力レジスタ１０で受け、データの種類によってそれぞれ
要素間距離レジスタ１１〜１３又は開始要素番号レジス
タ２４、又は終了要素番号レジスタ２１に、あるいはベ
クトル先頭アドレスレジスタ１６〜１８に、それぞれに
対応するデータをセットする。セレクタ１９で演算に必
要なオペランドに対する要素間距離を選択し、第２出力
レシ名・夕’２０より信号線Ｌ３を介して命令制御装置
２に要素間距離を送出し、又セレクタ１４で恵沢したベ
クトル先頭アドレスを第１出力レ−ジスタ１５よυ信号
線Ｌ２を介して命令制御装置２に送出するとともに命令
制御装置２に対しベクトル先頭アドレスと要素間距離の
加算及び加昇結果のアドレスによるオペランドフェッチ
リクエストの指示を行なう。
記憶装置６より記憶制御装置４を経由して読出されてき
たオーゝラン〕ドは信号線Ｌ４を通じてオペランド入力
レジ３夕３０にセットされ、オペランドの種別によって
第１オペランドバツフア３１又は第２オペランドバツフ
ア３２にバッファされる。
たオーゝラン〕ドは信号線Ｌ４を通じてオペランド入力
レジ３夕３０にセットされ、オペランドの種別によって
第１オペランドバツフア３１又は第２オペランドバツフ
ア３２にバッファされる。
バッファリングされたオペランドはオペランド１出力レ
ジスタ３３及びオペランド２出力レジスタ３４よりそれ
ぞれ信号線Ｌ５ 、Ｌ６を介して演算装置５に供給され
演算が行なわれる。オペランドフェッチリクエストは第
１．第２オペランドバッファ３１；３’２が一杯になる
まで行なわれオペランド出力レジスタ３３．３４よりオ
ペランドが演算装置５に供給されるたびに開始要素番号
がカウンタ２２で１づつ加算され、比較器２３によって
終了要素番号２Ｙと等しくなるまでオペランドの供給が
行なわれる。比較器２３によって全ての要素に対するベ
クトル演算終了が検出されるとベクトル命令制御装置３
は命令制御装置２へ制御を戻して後続する命令の実行に
移る。
ジスタ３３及びオペランド２出力レジスタ３４よりそれ
ぞれ信号線Ｌ５ 、Ｌ６を介して演算装置５に供給され
演算が行なわれる。オペランドフェッチリクエストは第
１．第２オペランドバッファ３１；３’２が一杯になる
まで行なわれオペランド出力レジスタ３３．３４よりオ
ペランドが演算装置５に供給されるたびに開始要素番号
がカウンタ２２で１づつ加算され、比較器２３によって
終了要素番号２Ｙと等しくなるまでオペランドの供給が
行なわれる。比較器２３によって全ての要素に対するベ
クトル演算終了が検出されるとベクトル命令制御装置３
は命令制御装置２へ制御を戻して後続する命令の実行に
移る。
〈効 果〉
この発明には以上説明したように汎用のデータ処理装置
のデコード部、アドレス加算部等を利用し、オペランド
バッファ及びオペランドリクエストに必要なデータを格
納するレジスタ群及びそれらを制御する制御回路を付加
することによって配列ベクトルをオペランドとして用い
るベクトル命令の処理を重速に行なえるという効果があ
る。
のデコード部、アドレス加算部等を利用し、オペランド
バッファ及びオペランドリクエストに必要なデータを格
納するレジスタ群及びそれらを制御する制御回路を付加
することによって配列ベクトルをオペランドとして用い
るベクトル命令の処理を重速に行なえるという効果があ
る。
第１図は通常命令ループにおける演算処理状況を示す図
、第２図はベクトル命令における演算処理状況を示す図
、第３図はこの発明によるデータ処理装置の一構成例を
示すブロック図、第４図はベクトル命令制御装置の一実
施例を示すブロック図、第５図はベクトル命令の形式を
示した図である。 に制御記憶装置、２：命令制御装置、３：ベクトル命令
制御装置、４：記憶制御装置、５：演算装置、６：記憶
装置、１０：入力レジスタ、１１：ＯＰ１ベクトル先頭
アドレスレジスタ、１２：ＯＰ２ベクトル先頭アドレス
レジスタ、１３：ＯＰ３ベクトル先頭アドレスレジスタ
、ＩＪ”ふ１ツカｉ １へ＝舘１出力レジスタ、１６：
ＯＰ １！素間距離レジスタ、１７：ＯＰ２要素間距
離レジスタ、１８：ＯＰ３要素間距離レジスタ、１９：
セレクタ、２０：第２出力レシス、り、２１：終了要素
番号レジスタ、２２：カウンタ、２３：比較器、２４：
開始要素番号、２５：セレクタ、３０：オペランド入力
レジスタ、３１：第、１オペランドバツフア、３２：第
２オ′ペランドバツフア、３３：オペランド１出力レジ
スタ、３４：オペランド２出力レジスタ。 特許出願人 日本電気株式会社 代 理 人 草 野 卓 ７１７１ 図 ７２ 図 Ｍ７３ 図
、第２図はベクトル命令における演算処理状況を示す図
、第３図はこの発明によるデータ処理装置の一構成例を
示すブロック図、第４図はベクトル命令制御装置の一実
施例を示すブロック図、第５図はベクトル命令の形式を
示した図である。 に制御記憶装置、２：命令制御装置、３：ベクトル命令
制御装置、４：記憶制御装置、５：演算装置、６：記憶
装置、１０：入力レジスタ、１１：ＯＰ１ベクトル先頭
アドレスレジスタ、１２：ＯＰ２ベクトル先頭アドレス
レジスタ、１３：ＯＰ３ベクトル先頭アドレスレジスタ
、ＩＪ”ふ１ツカｉ １へ＝舘１出力レジスタ、１６：
ＯＰ １！素間距離レジスタ、１７：ＯＰ２要素間距
離レジスタ、１８：ＯＰ３要素間距離レジスタ、１９：
セレクタ、２０：第２出力レシス、り、２１：終了要素
番号レジスタ、２２：カウンタ、２３：比較器、２４：
開始要素番号、２５：セレクタ、３０：オペランド入力
レジスタ、３１：第、１オペランドバツフア、３２：第
２オ′ペランドバツフア、３３：オペランド１出力レジ
スタ、３４：オペランド２出力レジスタ。 特許出願人 日本電気株式会社 代 理 人 草 野 卓 ７１７１ 図 ７２ 図 Ｍ７３ 図
Claims (1)
- （１）命令語ならびにオペランドを格納した記憶装置と
、加減算、乗除算などの演算を行なう演算装置と、前記
記憶装置より命令語を読出して命令語のデコードを行な
う命令制御装置と、命令の実行を制御するファームウェ
アを格納、管理する制御記憶装置からなるデータ処理装
置において、前記命令制御装置のデコード結果がベクト
ル命令以外の命令を示している時、前記演算装置に、そ
の命令に従った演算を行なわせしめ、ベクトル命令を示
している時、前記制御記憶装置がベクトル命令のデコー
ドを行なうと共にオペランドアクセスに必要なアドレス
情報の割出しを行ない、その後その制御記憶装置からベ
ク□ トル命令実行の制御を引継ぎ、前記ベクトル命令のデコ
ード結果及びアドレス情報に従って前□ 記記憶装置へのオペランド読出し及び書込みリクエスト
と、前記演算装置へのオペランド供給及び演算指示とを
行なうベクトル命令制御装置を備えたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18877483A JPS6079468A (ja) | 1983-10-07 | 1983-10-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18877483A JPS6079468A (ja) | 1983-10-07 | 1983-10-07 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079468A true JPS6079468A (ja) | 1985-05-07 |
Family
ID=16229543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18877483A Pending JPS6079468A (ja) | 1983-10-07 | 1983-10-07 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079468A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387640A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Data processing unit |
| JPS57157373A (en) * | 1981-03-25 | 1982-09-28 | Hitachi Ltd | Vector processor |
| JPS58137081A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | ベクトルプロセツサ |
-
1983
- 1983-10-07 JP JP18877483A patent/JPS6079468A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387640A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Data processing unit |
| JPS57157373A (en) * | 1981-03-25 | 1982-09-28 | Hitachi Ltd | Vector processor |
| JPS58137081A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | ベクトルプロセツサ |
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