JPS6077542A

JPS6077542A - デイジタル信号処理装置

Info

Publication number: JPS6077542A
Application number: JP18654583A
Authority: JP
Inventors: Koji Tomimitsu; 康治冨滿
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-10-05
Filing date: 1983-10-05
Publication date: 1985-05-02
Also published as: JPH0310262B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】不発明は、多重化されたＰＣＭ信号をレート変換するデ
ィジタル信号処理装置に関する。

まず、従来のディジタル信号処理装置は圧１図に示すよ
うに、時間連続なアナログ入力信号から時間軸上に離散
的に値をとるＰＡＭ信号を得る標本化回路ｌと、この出
力を振幅軸上に離散的なデジタル信号（２進符号系列）
に変換する量子化回路２と、デジタル信号処理を行い所
望のスペクトルに成形するディジタルフィルタ３と、こ
の出力をアナログ標本値に変換するＩＪ／Ａ変換回路４
と、この出力を補間して所望のアナログ信号金得る補間
回路５とで構成される。

ディジタルフィルタ３でのスペクトラム成形に周知のト
ランスバーサルフィルタ全ディジタル化した非巡回形デ
ィジタルフィルタが用いられる場合、時刻ｎＴ１　にお
けるその入力信号ｘ（ｎＴ１）と出力信号ｙ（ｎＴ１　
）　（いずれもディジタル値）の入出力関係は、となる、ただし、ｎ、Ｍは正の整数％Ｔ１は標本化周期
％　ａｋは定数である８式（１）に含まれているイ貞算
は、加算９乗算、単位時間遅延の３種類であり、第２図
りような構成によって式＋１）の演算ができる。同図で
、２１１〜２１Ｍ＃′ｉＴｔ時間遅延回路、２２０，２
２１．・・・・・・２２Ｍ−１，２２Ｍは定数ａＯｅ　
ａｌ　ｍ　”””ｅ　ａｙ−１８Ｍの乗算器、２３は加
算器である。

次に、第１図のディジタルフィルタ３として用いること
のできるレート変換非巡回形ディジタル・フィルタにつ
いて説明する。簡単のため、２倍にサンプリング・レー
トを上げる場合について説明する。このフィルタに対す
る入力が第３図（ａ）に示すようにサンプリング周波数
ｆＢ　（１／Ｔｔ　）のレートにて到来するサンプル値
（ディジタル値）であるとすると、同図（ｂ）に示すよ
うに零データを補間し、形式的にこれ＋ｚｆｓ　レート
のサンプル値ｘ（ｎＴ２　）　ト；’ｐ−ｆｘす、ここ
に、Ｔ２＝１／／２ｆ、であルａ　今＠　コＱ）ディジ
タルフィルタの入出力関係をｙ（ｎＴｓ　）＝　Σ　ａ
ｋＸ　（（ｎ−ｋ）Ｔｍ）ｋ＝０とすると、藁３図＋ａ）に示すサンプル値（実データ）
が入力端に印加される時は、ｋが野数次の項Ｘ〔（ｎ−
ｋ）Ｔｓ）が零となハ実際には、ｋが偶数次の項のみ演
算し、一方、零データによる補間時は、ｋが奇数次の項
のみを演算すれば出力信号ｙ（ｎＴｚ）がめられること
となる。従ってレート変換非巡回形ディジタル・フィル
タは５等価的に第４図に示す並列フィルタで表わされる
ａ２’Ｔ１時間遅延回路３１１〜３１ｍ、乗算器３２１
〜３２ｍ、加算器３５からなる偶数次フィルタと、Ｔ：
時間遅延回路ａａｏ、ｚ’ｒ＝時間遅延回路３３１〜３
３ｍ。

乗算器３４１〜３４ｍ、加算器３６からなる奇数次フィ
ルタとを有し、スイッチ３７ｔ−２ｆｓレートで切替え
て、偶数次フィルタと奇数次フィルタの演算結果を交互
に出力することにより、２ｆｓレートの所望の出力信号
ｙ（ｎＴｍ）’！ｃ得る・ただし。

Ｍ＝２ｍとする。偶数次フィルタ及び奇数次フィルタを
別々のハード・ウェアで実現する場合のレート変換非巡
回形ディジタルフィルタ＃′ｉ第５図に例示するように
構成でき、そのタイム・シーケンスは第６図に示すとお
りとなる。

第５図において、入力信号ｘ（ｎＴ３）は偶数次フィル
タ５１および奇数次フィルタ５２に入力され、そのそれ
ぞれの出力はマルチプレクサ５３に人力され、その出力
に出力信号）’（ｎＴｓ）を得る・タイミング制御回路
５４は偶数次フィルタ５１および奇数次フィルタ５２の
タイミング制御を行なう・第６図にボすように、たとえば入力信号ｘ（ｎＴ１）に
関する偶数次演算６１および奇数次演算６２は出力１ｇ
号）’（ｎＴ２）では偶数次出力６６および奇数次出力
６７として出力される。入力信号ｘ（（ｎ＋１）Ｔ１）
に関する偶数次演算６３および奇数次演算６４について
も同様であり、６５．６８はそれぞれ出力信号ｙ（ｎ’
Ｉ’ｚ）　の中の奇数次出力および偶数次出力を示す。

さて、これまで述べてきたレート変換非巡回形ディジタ
ルフィルターは入力信号が１チヤンネルであるが、複数
チャンネルの入力信号に対して例えば２倍のレート変換
を行うとすると、従来は１チヤンネル分のハードウェア
のチャンナル数倍のハード・ウェアを必要とするという
欠点がある・本発明の目的は５時分割多重化された複数
チャンネルの入力信号のレート変換を簡単なノ１−ドク
エアで実現できるディスタル信号処理装置全提供するこ
とにある。

本発明のディジタル信号処理装置は１時分割多重されて
伝送される複数のＮチャンネルのＰＣＭ信号を一足の時
間記憶する記憶回路と１ｍ次の非巡回型デジタルフィル
タ＝ｉＮ分割したＮ個のデジタルフィルタと、前記記憶
回路と前記Ｎ個のデジタル・フィルターを切換え接続す
る切換回路と金有し、前記Ｎ個のデジタルフィルタのう
ち第１番目のデジタルフィルタは、ＪＮ＋ｉ（＜ｍ）番
目（ｇ＝ｏ、ｉ、・・・・・・）の係数全乗算・加算し
、前記ＰｃＮｉ信号が伝送される間隔でＩ＃記切換回路
全切換えてフィルタ演算を実行し、Ｎ個の出力を得るこ
とによって、前記ＰＣＭ信号にＮ倍のレート変換デジタ
ル・フィルタの演算全行うこと全特徴とする。

第７図は不発明の一実施例を示すプロ、り図、第８図は
第７図の動作を示すタイミング図である。

２チヤンネル（ｃｈ）の時分割多重化された入力信号は
、ｌｃｈ、　２Ｃ）ｌ　と交互に入力されるので、これ
らをセレクタ７０で切換えてそれぞれのメモリー７１．
７２に書き込むｌ１ｃｈｉ　のデータｔｉｔき込んだタ
イミング（時刻ｔ１〜１．間）の次のタイミング（時刻
１．〜ｔ３間）で、この書き込まれたｃｈｉのデータを
セレクタ７３１に介して偶数次フィルタ７４へ送り、そ
の出力を得る。同じタイミングで、時刻ｔ１以前に書き
込んだｃｈｚのデータをセレクタ７３會弁して奇数次フ
ィルタ７５へ送り、そＵＪ　Ｔ’Ａ軒−出力會得る。そ
して奇数次フィルタ７４と偶数次フィルタ７５の出力を
セレクタ７６でさらにつぎのタイミング（時刻ｔ３〜ｔ
４間）の時刻ｔｚｓに切換え時分割して出力する１時ｘ
ｌｌ　ｔ　ｔ〜１３間のタイミングで２Ｃ１１のデータ
をセレクタ７０會弁してメモリ７２に書き込み１ｔｌｒ
する０時刻ｔ３でセレクタ７３ｔ″切換え、Ｃｈｉのデ
ータを奇数次フィルタ７５へ、ｃｈ２　のデータケ偶数
仄フィルタ７４に送夛、その出力ｆｔ得る。

セレクタ７６を時刻ｔ４５　で切換え、偶数次フィルタ
７４と奇数次フィルタ７５の出力？時分割して出力する
・このような動作を繰り返す。

Ｎチャンネルの時分割多重化された入力信号をＮ倍のサ
ンプリングレートに変換する場合にも同様の原理で以下
に述べるように実現できる。単一人力に対してＮ倍のレ
ート変換デする場合の従来のレート変換非巡回形ディジ
タルフィルタヲ第９図に示す、＄データの補間の数は、
Ｎ−１個となり、実データの入った時は、その０番目、
Ｎ番目２Ｎ＠目・・・・・・のデータのみについて演算
し１次のタイミングでは１番目、Ｎ＋１ｉ目・・・・・
・のデータのみについて演算する。以下、同様に／Ｎ＋
ｉ査目のデータの演算ｔするフィルタ（／＝０．１・・
・・・・。

ｏ＜ｔ＜Ｎ−ｘ）を第１次フィルタとすれば、実データ
が人力されてから、順次、第０次フィルタ９２０、第１
次フィルタ９２１・・・・・・、第１次フィルタ９２ｉ
・・・・・・駆ｎ−１次フィルタ９２！」の出力ｔセレ
クタ９３．９４により１１次人出力すれｔｆ。

Ｎ倍にレート変換された出力（Ｎ号が得られる。なお９
１はメモリである。

これらのフィルタを多重使用すればＮｃｈの時分割多重
化された人カイに号のレート変換がｆｉＪ能である。第
１０図はこの場合のレート変換非巡回形ディジタルフィ
ルタの実施例を示すブロック図％第１１図はその動作′
ｆ、ホすタイミング図である。Ｎチャンネル（ｃｈ）の
時分割多重化された人力信号はｌｃｈ、　２ｃｈ、・・
−・−、Ｎｃｈ　の順に入力されるので。

これらをチャンネルごとにそれぞれのメモリ１０１〜Ｉ
ＯＮに一丁き込む。ｃｈｌのデータを書き込んだタイミ
ング（時刻ｔｌ’〜ｔ２’間）の次のタイミング（時刻
ｔ２’〜ｔ３’間）でこの書き込まれたｃｈｉ　のデー
タをセレクター１２０を介して第０次フィルタ１３０へ
送り１時刻ｔｌ’以前に督き込んだｃｈＮ。

・・・・・・、ｃｈｉ、・・−・−ｃｂｚ　のデータ全
セレクタ１２０奮ブ１′シて、それぞれ第１次フィルタ
１３１．・・・・・・第Ｎ−ｉ＋１次フィルタ１３Ｎ−
ｉ＋１．・・−・・、第Ｎ−１次フィルタ（１３１〜１
３Ｎ二１）に送力、その演１′ｚ、出力ヲ得る。そして
、サンプリング・レートの１７Ｎの１１１　隔で、セレ
クタ１４（ｌ切換えて％第０次フィルタから第Ｎ−１次
フィルタの演算出力を時分割して出力する。同じタイミ
ング（時ＩＪｔ２’〜ｔ３’間）で２Ｃｈのデータをメ
モリー１０２に■き込み蔓新する。＃刻ｔ３’でセレク
タ１２０′ｌｔ切セレクタ１２（１−介して、それぞれ
第２次フィルタ１３２．・・・・・・、　２！ｇＮ−４
＋ｚ次フィルタ１３止工梶）鴫・・・・・・、第０次フ
ィルタ１３（１：送シ、その演算出力金得る。そして、
サンプリンク・レートの１／Ｎの間隔で、セレクタ１４
０で切換えて、第１次から纂Ｎ−１次、第０次のフィル
りの演算出力を時分割して出力する。以下、胴仄同様に
くりかえす・このようｖｃ１本元明によれば、心安最小限Ｑ）・−ド
・ウェアで、複数チャンネルの時分割多産ｉ’ｅｕ信号
に対するレート変換ディンタルフィルタリング

【図面の簡単な説明】

第１図は一般のディジタル信号処理装置を示す構成図、
第２図は従来のディジタル信号処理装置に用いる周昶の
非巡回形ディジタルフィルタを示すプＯ、）ｌ　り図％
第３図ｔａ１．　（ｂ）はＰＣＭ（４号のレート変換の
周知の概念を示す説明図、第４図、第５図は単一人力に
対し２倍レート変換を行なう周知のレート変換非巡回形
ディジタルフィルタを示すブロック図、第６図は第５図
の動作を示すタイミング図、第７図は２チャンネル人力
に対して２倍し−ト＝換を行なう、不発明の第一の実施
例におりるレー）！換非巡回形ティジタルフィルタ金示
すブロック図、第８図は第７図の動作を示すタイミング
図、第９図は単一人力に対して０倍レート変換を行なう
周知のレート変換非巡回形ディジタルフィルタを示すプ
ロ、り図、第１Ｏ図はＮチャンネル入力に対してＮ倍し
−ト変換を行なう、不第１０図の動作を示すタイミング
図である。１・・・・・・標本化回路％　２・・・・・・量子化回
路、３・・・・・・ディジタルフィルタ、４・・・・・
・１）／Ａ変換回路、５・・・・・・補間回路％　７０
，７３，７６．１２０，１４０・・・・セレクタ、７１
，７２，１０１，１０２．・・・・・・、１ＯＮ・・・
・・・メモリ、７４・・・・・・偶数次フィルり。７５・・・・・・奇数次フィルタ、１３０，１３１．・
・・・・・１３Ｎ−１・・・・・・第０次、第１次、・
・・・・・、第Ｎ−１次フィルタ。

Claims

【特許請求の範囲】時分割多重されて伝送される複数のＮチャンネルのＰＣ
Ｍ信号を一足の時間記憶する記憶回路と。ｍ次の非巡回型デジタルフィルタｖｌ−Ｎ分割したＮ個
のデジタルフィルタと、前記記憶回路と前記Ｎ個のデジ
タル・フィルターを切換え接続する切換回路とを有し、
前記Ｎ個のデジタルフィルタのうち第ｉ第目のデジタル
フィルタは、ＩＮ　＋　ｉ　（＜ｍ）近日（ｌ＝ｏ、　
１．・・−・・）の係数を乗算・加算し、前記ＰＵＭＩ
Ｎ号が伝送される間隔でＩ前記切換回路を切換えでフィ
ルタ演算を実行し％Ｎ個の出力を得ることによって前記
ＰＣＭｊｇ号ＫＮ倍のレート変換デジタル・フィルタの
演算を行うことを特徴とするデジタル信号処理装置。