JPS607546A - Control system of general-purpose register - Google Patents
Control system of general-purpose registerInfo
- Publication number
- JPS607546A JPS607546A JP58115575A JP11557583A JPS607546A JP S607546 A JPS607546 A JP S607546A JP 58115575 A JP58115575 A JP 58115575A JP 11557583 A JP11557583 A JP 11557583A JP S607546 A JPS607546 A JP S607546A
- Authority
- JP
- Japan
- Prior art keywords
- general
- flag bit
- purpose register
- instruction
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
Description
【発明の詳細な説明】
(al 発明の技術分野
プログラムによって指定された事象が発生した場合の割
り込み処理方式において、指定した汎用レジスタに書き
替えが起こった時のプログラム事象記録割り込み方式に
関す。Detailed Description of the Invention (al) Technical Field of the Invention This invention relates to a program event recording interrupt method when a specified general-purpose register is rewritten in an interrupt processing method when an event specified by a program occurs.
(b) 技術の背景
本発明に関連する技術の一つとして、命令リトライ技術
がある。これは、n個の汎用レジスタを有するデータ処
理装置において、命令の実行中にエラーが発生した場合
、その命令を中断し、その命令の実行を再度行うことに
より、上記エラーに伴うエラー処理(通常は、割り込み
処理となる)による、データ処理装置全体の処理能力の
低下を防ぐことを目的としたものである。(b) Background of the Technology One of the technologies related to the present invention is an instruction retry technology. This is a data processing device that has n general-purpose registers, and when an error occurs during the execution of an instruction, that instruction is interrupted and the instruction is executed again. The purpose of this is to prevent a decrease in the processing capacity of the entire data processing device due to interruption processing.
この命令リトライを行う為には、エラー発生以前に上記
汎用レジスタの内容を書き替えた場合、該汎用レジスタ
の内容を、命令実行以前の値に戻してから命令リトライ
を行う必要がある。In order to retry this instruction, if the contents of the general-purpose register are rewritten before the error occurs, it is necessary to return the contents of the general-purpose register to the value before the instruction was executed before retrying the instruction.
その為、該命令の実行過程において、汎用レジスタの書
き込みと同時、又はそれ以前に、該汎用レジスタの元の
値を別途膜けである局部記憶に格納しておく方法がある
。この場合、局部記憶の1エントリーは一つの汎用レジ
スタの元の値を格納するのに用いられ、格納時にそのエ
ントリーの有効性を示ずセイブフラグピントがオンにさ
れる。For this reason, there is a method of storing the original value of the general-purpose register in a separate local memory, simultaneously with or before writing to the general-purpose register, during the execution process of the instruction. In this case, one entry in local storage is used to store the original value of one general-purpose register, and when stored, the save flag pin is turned on, indicating the validity of the entry.
このセイブフラグビソ1−は局部記憶の1エントリーに
対して一つ設げられる。One save flag VISO1- is provided for one entry in the local memory.
そして、該命令のりトライ時には、上記セイブフラグビ
ソトが“1”のエントリーの内容が、対応する汎用レジ
スタに戻されるように制御される。When attempting to transfer the instruction, control is performed so that the contents of the entry whose save flag bit is "1" are returned to the corresponding general-purpose register.
本発明に関連する他の技術に、プログラム事象記録割り
込みがある。これはプログラムによって指定された事象
が生起した場合に、発生する割り込みであって、例えば
ニ
ブランチ成功時の割り込み。Another technique related to the present invention is program event recording interrupts. This is an interrupt that occurs when an event specified by a program occurs, such as an interrupt when a nibrun is successful.
命令フェッチ時の割り込み。Interrupt during instruction fetch.
主記憶装置に対する書き込み時の割り込み。Interrupt when writing to main storage.
汎用レジスタ書き替え時の割り込み。Interrupt when rewriting general-purpose registers.
等がある。etc.
本発明は、この内の汎用レジスタ書き替え割り込みに関
連しており、n個の汎用レジスタに対して、1対1対応
でn個の指定フラグピントを設け、プログラムによって
上記n個の指定フラグビットの任意のビットをオンにし
て、この指定したσし用レジスタに対して、書き込みが
行われた時に、1iij記プログラム事象記録割り込み
が発生ずるようにしたものである。The present invention is related to the general-purpose register rewrite interrupt among these, and provides n specified flag pins in one-to-one correspondence for n general-purpose registers, and uses a program to select the n specified flag bits. The program event recording interrupt described in item 1iij is generated when an arbitrary bit is turned on and writing is performed to the specified σ register.
本発明は、データ処理装置の汎用レジスタに設けられた
、前記命令リトライの為のセイブフラグビットと、汎用
レジスフに対する書き込みが行われた時に、前記プログ
ラム事象記録割り込みを生起させる為の指定フラグビッ
トとの機能に着目して、効果的な汎用レジスタ書き替え
のプログラム事象記録割り込み処理を行わせる方法を考
えようとするものである。The present invention provides a save flag bit provided in a general-purpose register of a data processing device for the instruction retry, and a designated flag bit for generating the program event recording interrupt when writing to the general-purpose register is performed. This paper focuses on the function of , and attempts to consider a method for effectively performing program event recording interrupt processing for rewriting general-purpose registers.
(C) 従来技術と問題点
従来、汎用レジスタ書き替えのプログラム事象記録割り
込みの発生ば:
■命令の実行終了毎に、該実行された命令のレジスタ指
定フィールドをマイクロプログラムで調べて、書き込み
の行われた汎用レジスタの番号を識別するか。(C) Conventional technology and problems Conventionally, when a program event recording interrupt occurs for rewriting a general-purpose register: - Every time an instruction finishes executing, a microprogram examines the register specification field of the executed instruction and determines the write line. Identifies the number of the general-purpose register specified.
■又は、書き込まれた汎用レジスタの番号を記1.aす
る手段を、命令リトライ用の前記セイプフラグピントと
は別に設ける。■Or write the number of the general-purpose register written in.1. means is provided separately from the save flag focus for instruction retry.
ことで行っていた。That's what I was doing.
■の方法では、マイクロプログラムで汎用レジスタの番
号を識別していた為、マイクロプログラムのステップ数
が増加するとか、識別の為の処理時間がかかる問題があ
った。In method (2), since the general-purpose register numbers were identified in the microprogram, there were problems such as an increase in the number of steps in the microprogram and a long processing time for identification.
■の方法では、命令リトライ用のセイブフラグビソトと
同じ機能のフラグビットを別途設けていた為、ハードウ
ェア量が増加する問題があった。In the method (2), a flag bit with the same function as the save flag bit for instruction retry is separately provided, so there is a problem in that the amount of hardware increases.
(d) 発明の目的
本発明は上記従来の欠点に鑑み、データ処理装置が本来
持っている、命令リトライ用のセイブフラグビソトと、
プログラム事象記録割り込み用の汎用レジスタ指定フラ
グビットとを用いて、小量のハードウェアの追加で、汎
用レジスタ書き替えのプログラム事象記録割り込みを高
速化する方法を提供することを目的とするものである。(d) Purpose of the Invention In view of the above-mentioned conventional drawbacks, the present invention provides a save flag for instruction retry, which a data processing device inherently has;
The purpose of this invention is to provide a method for speeding up program event recording interrupts for rewriting general-purpose registers by adding a small amount of hardware by using general-purpose register specification flag bits for program event recording interrupts. .
(e) 発明の構成
そしてこの目的は、本発明によれば複数個の汎用レジス
タと、命令リトライの為に上記汎用レジスタの元の内容
を保持する局部記憶とを有し、。(e) Arrangement and object of the invention According to the invention, there is provided a plurality of general purpose registers and a local memory for retaining the original contents of said general purpose registers for instruction retry.
更に該局部記憶に元のデータを保持したことを示すセイ
ブフラグビソトと、上記汎用レジスタ書き替えのプログ
ラム事象記録割り込み条件を指定する指定フラグピント
とを有するデータ処理装置において、上記セイブフラグ
ビソトと指定フラグピントとを比較し一致を検出する手
段を設け、命令の実行時に、上記一致検出手段から一致
出力を得た時、プログラム事象記録割り込み処理を生起
させるように制御する方法を提供することによって達成
され、汎用レジスタ書き替えのプログラム事象記録割り
込み処理が、小量のハードウェアの追加で、高速化でき
る利点がある。Further, in the data processing device, the data processing device has a save flag BISOTO indicating that the original data is retained in the local memory, and a designation flag PINTO specifying a program event recording interrupt condition for rewriting the general-purpose register. and a specified flag focus to detect a match, and provide a control method for causing a program event recording interrupt process when a match output is obtained from the match detecting means during execution of an instruction. This has the advantage that program event recording interrupt processing for general-purpose register rewriting can be sped up with the addition of a small amount of hardware.
(f) 発明の実施例 以下本発明の実施例を図面によって詳述する。(f) Examples of the invention Embodiments of the present invention will be described in detail below with reference to the drawings.
図が本発明の一実施例をブロック図で示した図であって
、1が演算器、2がn個の汎用レジスタ(GR) 、
3が上記n個の汎用レジスタ(GR) 2に1対1対応
で設けられている局部記憶(LS)であって、命令実行
時にある汎用レジスタ(GR) 2に書き込みが行われ
ると同時に、又はそれ以前に、該汎用レジスタ(Gl?
) 2の元の値が格納されていて、該命令のりトライ時
に用いられるレジスタ。4ばn個の汎用レジスタ(GR
) 2に1対1対応で設けられてJJ)る指定フラグビ
ットで、このフラグビットがオンになっている汎用レジ
スタに書き込みが行われる時、汎用レジスタ書き替えの
プログラム事象記録割り込みを発生させる条件を与える
(即ち、この指定フラグビットがオンになっているだけ
では、上記汎用レジスタ書き替えのプログラム事象記録
割り込みの要因にはなり得ない)。5ば、これもn個の
汎用レジスタ(GR)に1対1対応で設けられているセ
イブフラグビソトで、このフラグビットがオンになって
いる汎用レジスタ(GR)2には、その時実行された命
令によって、書き込み動作が行われたことを示しており
、本発明はこの点に着目してなされたものである。6が
本発明を実施するのに必要な比較回路で、指定フラグビ
ット4とセイブフラグビソト5とをビット位置対応で比
較するように構成されており、いずれかのビット位置で
一致がとれると、一致信号(C)を出力する。The figure is a block diagram showing an embodiment of the present invention, in which 1 is an arithmetic unit, 2 is n general-purpose registers (GR),
3 is a local memory (LS) provided in one-to-one correspondence with the n general-purpose registers (GR) 2, and is written to the general-purpose register (GR) 2 at the same time when an instruction is executed, or Before that, the general-purpose register (Gl?
) A register that stores the original value of 2 and is used when attempting to retry the instruction. 4ban general-purpose registers (GR
) Specified flag bit provided in a one-to-one correspondence with JJ) 2. Condition for generating a program event recording interrupt for rewriting a general-purpose register when writing is performed to a general-purpose register for which this flag bit is turned on. (In other words, simply having this specified flag bit turned on cannot be a cause of the program event recording interrupt for rewriting the general-purpose register). 5. This is also a save flag bit that is provided in one-to-one correspondence with n general-purpose registers (GR), and the general-purpose register (GR) 2 with this flag bit turned on has the information that is being executed at that time. This indicates that a write operation was performed by the command, and the present invention has been made with this point in mind. Reference numeral 6 denotes a comparison circuit necessary for carrying out the present invention, which is configured to compare designated flag bit 4 and save flag bit 5 in correspondence with bit positions, and if a match is found in any bit position, , outputs a coincidence signal (C).
今、一つの命令が実行され、例えば#1のθを用レジス
タ(GR) 2に書き込みが行われたとすると、その書
き込み時、又はそれ以前に該#1の汎用レジスタ(GR
) 2の元の値が局部記憶(LS) 3の対応する#1
のエントリーに格納され、対応するセイブフラグビット
(#1 ) 5がオンにセットされる。Now, suppose that one instruction is executed and, for example, θ of #1 is written into the general register (GR) 2 of the #1, or before that writing.
) Original value of 2 is local storage (LS) Corresponding #1 of 3
The corresponding save flag bit (#1) 5 is set on.
この命令が実行される以前に、汎用レジスタ書き替えの
プログラム事象記録割り込みを発生させる為に、プログ
ラムによって指定フラグビット(#1)4がオンにセン
トされているとすると、」二記書き込みが実行され七1
ブフラグビノト(#1)5がオンにセットされた時点で
、比較回路6によって一致信号(C)が出力される。Assuming that the specified flag bit (#1) 4 has been turned on by the program in order to generate a program event recording interrupt for rewriting a general-purpose register before this instruction is executed, the second write is executed. 71
At the time when the flag flag (#1) 5 is set on, the comparison circuit 6 outputs a coincidence signal (C).
従って、この一致信号(C)を割り込み原因となるよう
に構成しておくことにより、汎用レジスタ書き替えのプ
ログラム事象記録割り込み処理ができることになる。Therefore, by configuring this match signal (C) to cause an interrupt, program event recording interrupt processing for general-purpose register rewriting can be performed.
fgl 発明の効果
以上詳細に説明したように、本発明によれば、元々デー
タ処理装置に備わっている、汎用レジスタに書き込み動
作が行われた時に、オンにセy I−される命令リトラ
イの為のセイブフラグビ・ノドと、汎用レジスタ書き替
えのプログラム事象記録割り込みの汎用レジスタを指定
する指定フラグビ・7トとの一致を見るように構成され
ているので、該一致信号を検出する小量のハードウェア
を追加するだけで、高速の汎用レジスタ書き替えのプロ
グラム事象記録割り込み処理ができる効果がある。Effects of the Invention As explained in detail above, according to the present invention, when a write operation is performed to a general-purpose register originally provided in a data processing device, the instruction retry function is turned on when a write operation is performed to a general-purpose register. Since it is configured to check for a match between the save flag bit and the specified flag bit that specifies the general-purpose register of the program event record interrupt for general-purpose register rewriting, a small amount of hardware is required to detect the match signal. By simply adding , it is possible to perform high-speed program event recording interrupt processing for rewriting general-purpose registers.
図は本発明の一実施例をブロック図で示した図である。
図面において、1は演算器、2は汎用レジスタ(GR)
、 3は局部記憶(LS) 、 4は指定フラグビッ
ト、5はセイブフラグビツト、6は比較回路をそれぞれ
示す。The figure is a block diagram showing an embodiment of the present invention. In the drawing, 1 is an arithmetic unit, and 2 is a general-purpose register (GR).
, 3 is a local storage (LS), 4 is a designated flag bit, 5 is a save flag bit, and 6 is a comparison circuit.
Claims (1)
レジスタの元の内容を保持する局部記憶とを有し、更に
該局部記憶に元のデータを保持したことを示ずセイブフ
ラグビットと、上記汎用レジスタ書き替えのプログラム
事象記録割り込み条件を指定する指定フラグビットとを
有するデータ処理装置において、上記セイブフラグビソ
トと指定フラグビットとを比較し一致を検出する手段を
設げ、命令の実行時に、上記一致検出手段から一致出力
を得た時、プログラム事象記録割り込み処理を生起させ
るように制御することを特徴とする汎用レジスタ制御方
式。It has a plurality of general-purpose registers, a local memory that retains the original contents of the general-purpose registers for instruction retry, and a save flag bit that does not indicate that the original data is retained in the local memory; In a data processing device having a specified flag bit that specifies a program event recording interrupt condition for rewriting a general-purpose register, means is provided to compare the save flag bit and the specified flag bit to detect a match, and when an instruction is executed, . A general-purpose register control method, characterized in that when a match output is obtained from the match detecting means, control is performed to cause a program event recording interrupt process.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58115575A JPS607546A (en) | 1983-06-27 | 1983-06-27 | Control system of general-purpose register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58115575A JPS607546A (en) | 1983-06-27 | 1983-06-27 | Control system of general-purpose register |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS607546A true JPS607546A (en) | 1985-01-16 |
JPS6318225B2 JPS6318225B2 (en) | 1988-04-18 |
Family
ID=14665963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58115575A Granted JPS607546A (en) | 1983-06-27 | 1983-06-27 | Control system of general-purpose register |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS607546A (en) |
-
1983
- 1983-06-27 JP JP58115575A patent/JPS607546A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6318225B2 (en) | 1988-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60179851A (en) | Data processor | |
US3618042A (en) | Error detection and instruction reexecution device in a data-processing apparatus | |
JPS6319058A (en) | Memory device | |
JPS607546A (en) | Control system of general-purpose register | |
JPH0789328B2 (en) | Data processing device | |
JP3130798B2 (en) | Bus transfer device | |
JP2731047B2 (en) | Program operand check method | |
JPS59112479A (en) | High speed access system of cache memory | |
JP2727947B2 (en) | Address trace method | |
JPH02297235A (en) | Memory data protecting circuit | |
JPS61264431A (en) | Storage circuit | |
JP3047992B2 (en) | Main memory key control method | |
JPS59176851A (en) | Data storing system | |
JPH0480860A (en) | Program loading system | |
JPS6270947A (en) | Control system for debug interruption | |
JPH0481953A (en) | Memory device | |
JPH03105630A (en) | Error correcting system | |
JPH04242455A (en) | Inter-processor communication trace circuit | |
JPS63123140A (en) | History information storage device | |
JPS6325380B2 (en) | ||
JPS63123145A (en) | Buffer memory device | |
JPH01205799A (en) | Memory circuit testing machine | |
JPS617947A (en) | Control storage device | |
JPS61294556A (en) | Detection system for program malfunction | |
JPH0210435A (en) | Address trap circuit |