JPS607179A - Ｍｏｓ形電界効果トランジスタ - Google Patents
Ｍｏｓ形電界効果トランジスタInfo
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- JPS607179A JPS607179A JP58114241A JP11424183A JPS607179A JP S607179 A JPS607179 A JP S607179A JP 58114241 A JP58114241 A JP 58114241A JP 11424183 A JP11424183 A JP 11424183A JP S607179 A JPS607179 A JP S607179A
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- effect transistor
- transistor
- clock
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ＭＯＳ形電界効果トランジスタに関し、特に
、トランジスタのコンダクタンスｆｉｍの改良に関する
。
、トランジスタのコンダクタンスｆｉｍの改良に関する
。
近時、複雑なクロック信号のタイミングを要求される集
積回路において、あるノードの電位を時間経過と共に上
手に制御する必要がある。
積回路において、あるノードの電位を時間経過と共に上
手に制御する必要がある。
第１図に、その回路例を示し、以下にその問題点につい
て述べる。また、第２図は、第１図の回路に入力するク
ロック、あるいは、ノード電位変化を示すタイミング図
である。
て述べる。また、第２図は、第１図の回路に入力するク
ロック、あるいは、ノード電位変化を示すタイミング図
である。
第１図において、ノードＡの電位を最初ゆっくり下げ、
ある程度時間が経過した俊は、急激に下げるととを目的
とする。また、トランジスタ１２とトランジスタ１３の
コンダクタンスをそれぞれ９ｍ２． ｇｍ３とし１．ｊ
９ｍ１３））ｊ９ｍ１２と仮定する。
ある程度時間が経過した俊は、急激に下げるととを目的
とする。また、トランジスタ１２とトランジスタ１３の
コンダクタンスをそれぞれ９ｍ２． ｇｍ３とし１．ｊ
９ｍ１３））ｊ９ｍ１２と仮定する。
最初、クロックφ１１がｒＨＪにな９、トランジスタ１
１はＯＮし、コンデンサ１４は充電、すれ、ノードＡの
電位は、「Ｌ」からｒＨＪになる。次に、クロックφ１
１がｒＨＪからｒＬＪになった後に、クロックφ１２が
ｒＨＪになると、トランジスタ１２がＯＮし、コンデン
サ１４に蓄えられていた電荷は、トランジスタ１２を通
して放電されはじめる。ノードへの電位は、コンデンサ
１４の容量をＣ１とすればＣｔ／ｇｍ１２０時定数で、
ゆっくりと下がる。
１はＯＮし、コンデンサ１４は充電、すれ、ノードＡの
電位は、「Ｌ」からｒＨＪになる。次に、クロックφ１
１がｒＨＪからｒＬＪになった後に、クロックφ１２が
ｒＨＪになると、トランジスタ１２がＯＮし、コンデン
サ１４に蓄えられていた電荷は、トランジスタ１２を通
して放電されはじめる。ノードへの電位は、コンデンサ
１４の容量をＣ１とすればＣｔ／ｇｍ１２０時定数で、
ゆっくりと下がる。
クロックφ１２が［ＩＩ］になってから、ある時間が経
過した後に、クロックφ１３がｒＬＪからｒＨＪになる
と、トランジスタ１２よりもコンダクタンスがはるかに
大きいトランジスタ１３がＯＮし、コンデンサ４に蓄え
られていた残りの電荷は、Ｃ１／ｇｍ１３の時定数で、
短時間に放電され、ノードＡの霜゛位は、急務丈にｒＬ
Ｊになる。
過した後に、クロックφ１３がｒＬＪからｒＨＪになる
と、トランジスタ１２よりもコンダクタンスがはるかに
大きいトランジスタ１３がＯＮし、コンデンサ４に蓄え
られていた残りの電荷は、Ｃ１／ｇｍ１３の時定数で、
短時間に放電され、ノードＡの霜゛位は、急務丈にｒＬ
Ｊになる。
しかし、ノードＡの電位を所望の時間経過と共に制御す
ることは、非常に困難である。それは、クロックφ１２
が「Ｈ」になってから、クロックφ１３がｒＨＪになる
までの時間を調整するのがむずかしいからである。
ることは、非常に困難である。それは、クロックφ１２
が「Ｈ」になってから、クロックφ１３がｒＨＪになる
までの時間を調整するのがむずかしいからである。
第１図に示した回路図は、例えば、 ＤＩ’（、ＡＭ等
のセンス・リフレッシュ・アンプ回路に用いられている
。
のセンス・リフレッシュ・アンプ回路に用いられている
。
第３図に、その具体的な回路例を示し、以下に説明する
。また、第４図は、第３図の回路に入力するクロックあ
るいは、ノードの電位変化を示すタイミング図である。
。また、第４図は、第３図の回路に入力するクロックあ
るいは、ノードの電位変化を示すタイミング図である。
第１図のクロックφ１１．クロックφ１２．クロックφ
１３は、第３図のクロックφ２１．クロックφ２２．ク
ロックφ２３にそれぞれ対応し、第１図のト２ンジスタ
１１．トランジスタ１２、トランジスタ１３．コンデン
サ１４は第３図のトランジスタ２１とトランジスタ２２
．トランジスタ２９．トランジスタ３０．コンデンサ３
３とコンデンサ３４にそれぞれ対応している。
１３は、第３図のクロックφ２１．クロックφ２２．ク
ロックφ２３にそれぞれ対応し、第１図のト２ンジスタ
１１．トランジスタ１２、トランジスタ１３．コンデン
サ１４は第３図のトランジスタ２１とトランジスタ２２
．トランジスタ２９．トランジスタ３０．コンデンサ３
３とコンデンサ３４にそれぞれ対応している。
また、第３図のトランジスタ２９．トランジスタ３０の
コンダクタンスをそれぞれｇｍ２９．ｇｍ３０とし、９
ｍ３０））、＠ｍ２９と仮定する。
コンダクタンスをそれぞれｇｍ２９．ｇｍ３０とし、９
ｍ３０））、＠ｍ２９と仮定する。
最初、クロックφ２１が「Ｈ」になり、トランジスタ２
１．トランジスタ２２ばＯＮし、左右のビット線ＢＬＩ
、ＢＬ２はプリチャージされ、ノードＢ。
１．トランジスタ２２ばＯＮし、左右のビット線ＢＬＩ
、ＢＬ２はプリチャージされ、ノードＢ。
ノードＣはｒＨＪになる。ただし、第４図では、ＢＬＩ
は、前のセンス動作後にｒＨＪ側のビット線であったと
仮定すると、［Ｈｊを保ったままでいる。
は、前のセンス動作後にｒＨＪ側のビット線であったと
仮定すると、［Ｈｊを保ったままでいる。
１ 次に、φ２１がｒＨＪからｒＬＪにな９、ビット線
はフローティング状態になる。この時、あるワードＪｍ
と、そのワード線と組みをなすダミワード線が選ばれ、
φＷＬとφＤＷＬがｒＬＪからｒＨＪになり、メモリセ
ルＭＣと、ダミーセルＤＣの内容をピッ）ｉＢＬｌとビ
ット線ＢＬ２にそれぞれ伝える。
はフローティング状態になる。この時、あるワードＪｍ
と、そのワード線と組みをなすダミワード線が選ばれ、
φＷＬとφＤＷＬがｒＬＪからｒＨＪになり、メモリセ
ルＭＣと、ダミーセルＤＣの内容をピッ）ｉＢＬｌとビ
ット線ＢＬ２にそれぞれ伝える。
第４図では、メモリセルＭＣの内容を「１」とし、ダミ
ーセルＤＣＯ内芥を「１／２」としているので、ノード
Ｂの電１位は、クロックφＷＬが「Ｈ」になっても依然
として、「Ｈ」を保っている。一方、ノードＣの電位は
、ダミーセルＤＣの内容「１／２」分だけ、ピッ）＃Ｂ
Ｌ２の電位が下がるため、例えば、５■から４．８Ｖ位
まで下がる。
ーセルＤＣＯ内芥を「１／２」としているので、ノード
Ｂの電１位は、クロックφＷＬが「Ｈ」になっても依然
として、「Ｈ」を保っている。一方、ノードＣの電位は
、ダミーセルＤＣの内容「１／２」分だけ、ピッ）＃Ｂ
Ｌ２の電位が下がるため、例えば、５■から４．８Ｖ位
まで下がる。
ノードＢとノードＣに例えば、０．２Ｖの電位差が生じ
た後に、クロックφ２２がｒＬＪから、「Ｈ」になり、
センス動作が開始される。この時、ノードＡ２の電位が
最初から、急激に下がると、トランジスタ２５とトラン
シフ２２６０両方のトランジスタが最初ＯＮしているた
めに、フリップ・クロックの「１」と１０」が確定する
までに、「Ｈ」側のノードＢの物、位も、かなり下がっ
てしまう。これは、センス・リフレッシ−・アンプの誤
動作を引き起こす。
た後に、クロックφ２２がｒＬＪから、「Ｈ」になり、
センス動作が開始される。この時、ノードＡ２の電位が
最初から、急激に下がると、トランジスタ２５とトラン
シフ２２６０両方のトランジスタが最初ＯＮしているた
めに、フリップ・クロックの「１」と１０」が確定する
までに、「Ｈ」側のノードＢの物、位も、かなり下がっ
てしまう。これは、センス・リフレッシ−・アンプの誤
動作を引き起こす。
そこで、ノードＡ２の電位は、センス開始時には、十分
ゆっくシと下げる必要がある。
ゆっくシと下げる必要がある。
そして、フリップ・フロップの「１」と「０」が確定し
た後に、すなわち、トランジスタ２５とトランジスタ２
６のどちらか一方が完全にＯＦＦした後に、クロックφ
２３を「］Ｊ」からｒＨＪにして、ノ−ドＡを急激にｒ
ＬＪにするのである。
た後に、すなわち、トランジスタ２５とトランジスタ２
６のどちらか一方が完全にＯＦＦした後に、クロックφ
２３を「］Ｊ」からｒＨＪにして、ノ−ドＡを急激にｒ
ＬＪにするのである。
したがって、トランジスタ２９のコンダクタンスは、ト
ランジスタ３０のものよシ、はるかに小さくしなければ
ならない。
ランジスタ３０のものよシ、はるかに小さくしなければ
ならない。
一方、クロックφ２２が「Ｈ」になってから、クロック
φ２３がｒＨＪになるまでの時間を長くしすぎると、ア
クセス時間が長くなってしまうので、クロックφ２３を
「Ｈ」にするタイミングがむずかしいのである。
φ２３がｒＨＪになるまでの時間を長くしすぎると、ア
クセス時間が長くなってしまうので、クロックφ２３を
「Ｈ」にするタイミングがむずかしいのである。
また、クロックφ２２とクロックφ２３とは、別のクロ
ック・ジェネレータ回路から、発生するために、クロッ
クジェネレータ回路が２つ必要であり、チップ面積を増
大させる等の問題がある。
ック・ジェネレータ回路から、発生するために、クロッ
クジェネレータ回路が２つ必要であり、チップ面積を増
大させる等の問題がある。
本発明は、上記の事柄に鑑みて、なされたもので、複雑
なりロック信号のタイミングを要求される集積回路にお
いて、有効なＭＯ８形電界効果トランジスタ（以下ＭＯ
８ＦＥＴと省略する）を提供することである。
なりロック信号のタイミングを要求される集積回路にお
いて、有効なＭＯ８形電界効果トランジスタ（以下ＭＯ
８ＦＥＴと省略する）を提供することである。
本発明は、閾値電圧の異なる複数個のＭＯＳＦＥＴの、
各ドレイン、各ゲート、各ソースを共通に接続して、】
つのドレインと、１つのゲートと、１つのソースとから
成る１つのＭＯＳＦＥＴにする。
各ドレイン、各ゲート、各ソースを共通に接続して、】
つのドレインと、１つのゲートと、１つのソースとから
成る１つのＭＯＳＦＥＴにする。
ゲート電圧を変化させることによって、並列接続された
閾値電圧の異なる複数個のＭＯ８１”ＥＴのうちＯＮ
Ｌ、ているＭＯＳＦＥＴの個数が変わり、これにより、
ＭＯＳＦＥＴの実効的なチャネル幅が段階的に変化し、
ＭＯＳＦＥＴのコンダクタンスを自由に制御する事を可
能にしている。
閾値電圧の異なる複数個のＭＯ８１”ＥＴのうちＯＮ
Ｌ、ているＭＯＳＦＥＴの個数が変わり、これにより、
ＭＯＳＦＥＴの実効的なチャネル幅が段階的に変化し、
ＭＯＳＦＥＴのコンダクタンスを自由に制御する事を可
能にしている。
ＭＯＳＦＥＴの実効的なチャネル幅がゲート電圧に依存
して、段階的に変化することにより、集積回路の各ノー
ドの電位の制御が、容易になる。
して、段階的に変化することにより、集積回路の各ノー
ドの電位の制御が、容易になる。
これを、具体的に第５図と第６図を用いて、以下に説明
する。第５図は、本発明のＭＯＳＦＥＴを用いた回路で
あり、第６図は、第５図の回路に入力するクロック、あ
るいは、ノードの電位変化を示すタイミング図である。
する。第５図は、本発明のＭＯＳＦＥＴを用いた回路で
あり、第６図は、第５図の回路に入力するクロック、あ
るいは、ノードの電位変化を示すタイミング図である。
第５図において、トランジスタ５２．トランジスタ５３
の閾値電圧をそれぞれＶＴ５２．ＶＴ５３とし、コンダ
クタンスを、９ｍ５２． ｇｍ５３としＶＴ５２〈ＶＴ
５３９ｍ５２（，９ｍ５３と仮定スルト、ノートＡ３の
電位は、クロックφ３１でプリチャージ終了後、１つの
クロックφ３２によって、２段階にｒＨＪからｒＬＪに
する事が可能になる。
の閾値電圧をそれぞれＶＴ５２．ＶＴ５３とし、コンダ
クタンスを、９ｍ５２． ｇｍ５３としＶＴ５２〈ＶＴ
５３９ｍ５２（，９ｍ５３と仮定スルト、ノートＡ３の
電位は、クロックφ３１でプリチャージ終了後、１つの
クロックφ３２によって、２段階にｒＨＪからｒＬＪに
する事が可能になる。
これによって、上記の８ＰＪ１図と第２図とで説明した
ようなりロックφ１２とクロックφ１３の両方のクロッ
クを人力する必要がなく、２つのクロックのタイミング
を調整する必要がない。また、クロック・ジェネレータ
回路が１つ不要になるためにチップ面積も減少でき、消
費電力も減少できる。
ようなりロックφ１２とクロックφ１３の両方のクロッ
クを人力する必要がなく、２つのクロックのタイミング
を調整する必要がない。また、クロック・ジェネレータ
回路が１つ不要になるためにチップ面積も減少でき、消
費電力も減少できる。
本発明の一実施例を第７図を用いて具体的に説明し、本
発明の意図を明らかにする。
発明の意図を明らかにする。
第７図（ａ）は、本発明のＭＯＳＦＥＴの平面図を示し
たものである。７０は半導体基板、７１は、素子分離領
域、７２と７３はＭＯＳＦＥＴのドレインまたは、ソー
ス領域、７４はＭＯＳＦＥＴのゲート電極、７５と７６
は、ドレインまたは、ソースの配線用電極、７７はゲー
トの配線用電極、７８と７９と８０はコンタクトである
。まだ、８１゜８２．８３は、閾値電圧の異なる３種類
のＭＯＳＦＥＴである。
たものである。７０は半導体基板、７１は、素子分離領
域、７２と７３はＭＯＳＦＥＴのドレインまたは、ソー
ス領域、７４はＭＯＳＦＥＴのゲート電極、７５と７６
は、ドレインまたは、ソースの配線用電極、７７はゲー
トの配線用電極、７８と７９と８０はコンタクトである
。まだ、８１゜８２．８３は、閾値電圧の異なる３種類
のＭＯＳＦＥＴである。
第７図（ｂ） 、 （Ｃ） 、 （ｄ）は第７図（ａ）
のＸ −Ｘ／断面図を示したもので、それぞれ、製造方
法の異なるものを示した。
のＸ −Ｘ／断面図を示したもので、それぞれ、製造方
法の異なるものを示した。
（ｂ）では、ゲート絶縁膜を８４−１．８４−２゜８４
−３と３種類膜厚を変えて、ＭＯＳＦＥＴ８１．８２，
８３の閾値電圧を変えている。ゲート絶縁膜が厚いほど
閾値電圧は高くなるから、ＭＯＳＦＥＴ、８１，８２，
８３の閾値電圧をそれぞれ、ＶＴ８１．ＶＴ８２．Ｖ’
ｌ’８３ とｆｔＲｆ、ＶＴ８１＜’ＶＴ８２（ＶＴ８
３となる。なお、８５は配線用電極を他と絶縁するため
の絶縁膜である。
−３と３種類膜厚を変えて、ＭＯＳＦＥＴ８１．８２，
８３の閾値電圧を変えている。ゲート絶縁膜が厚いほど
閾値電圧は高くなるから、ＭＯＳＦＥＴ、８１，８２，
８３の閾値電圧をそれぞれ、ＶＴ８１．ＶＴ８２．Ｖ’
ｌ’８３ とｆｔＲｆ、ＶＴ８１＜’ＶＴ８２（ＶＴ８
３となる。なお、８５は配線用電極を他と絶縁するため
の絶縁膜である。
（Ｃ）では、チャネルイオン注入量を変えて、ＭＯＳＦ
ＥＴ８１，８２，８３の閾値電圧を変えている。例えば
、ＮチャネルＭＯ８ＦＥＴプロセスの場合、Ｂｒをイオ
ン注入すると、閾値電圧は高くなる。８６−１ 、８６
−２ 、８６−３は、イオン注入きれる領域で、各領域
の注入量をＤＩ、Ｄ２゜Ｄ３とし、ＤＩ（Ｄ２（Ｄ３と
すれば、ＶＴ８１（：ＶＴ ８２（ＶＴ ８３となる。
ＥＴ８１，８２，８３の閾値電圧を変えている。例えば
、ＮチャネルＭＯ８ＦＥＴプロセスの場合、Ｂｒをイオ
ン注入すると、閾値電圧は高くなる。８６−１ 、８６
−２ 、８６−３は、イオン注入きれる領域で、各領域
の注入量をＤＩ、Ｄ２゜Ｄ３とし、ＤＩ（Ｄ２（Ｄ３と
すれば、ＶＴ８１（：ＶＴ ８２（ＶＴ ８３となる。
（ｄ）では、比誘電率の異なる３種類ゲート絶縁膜８４
−４．８４−５．８４−６を用いて、Ｍ、０８ＦＥＴ
８１ 、８２ 、８３の閾値電圧を変えている。
−４．８４−５．８４−６を用いて、Ｍ、０８ＦＥＴ
８１ 、８２ 、８３の閾値電圧を変えている。
ゲート絶縁膜８４−４．８４−５．８４−６の比誘電率
をＥ４ 、Ｅ５ 、Ｅ６とし、Ｂ４）Ｅ５＞Ｅ６とすれ
ば、ＶＴ８１＜ＶＴ８２＜ＶＴ８３となる。
をＥ４ 、Ｅ５ 、Ｅ６とし、Ｂ４）Ｅ５＞Ｅ６とすれ
ば、ＶＴ８１＜ＶＴ８２＜ＶＴ８３となる。
上記のように、ゲート絶縁膜厚を変えるか、チャネルイ
オン注入のドーズ量を変えるか、比誘電率の異なるゲー
ト絶縁膜を用いることにより、閾値電圧の異なる複数個
のＭ Ｏ’８ Ｆ Ｅ Ｔが、並列接続されて、１つの
ＭＯ８Ｆ’ＥＴとして、形成される。
オン注入のドーズ量を変えるか、比誘電率の異なるゲー
ト絶縁膜を用いることにより、閾値電圧の異なる複数個
のＭ Ｏ’８ Ｆ Ｅ Ｔが、並列接続されて、１つの
ＭＯ８Ｆ’ＥＴとして、形成される。
（ｅ）は、（ａ）〜（ｄ）の閾値電圧の異なる３穐類の
ＭＯＳ Ｆ’ Ｅ Ｔが並列に接続された回路図を示し
たものである。
ＭＯＳ Ｆ’ Ｅ Ｔが並列に接続された回路図を示し
たものである。
第１図は従来技術の問題点を示す回路図、第２（１１）
図は上記第１図に示す回路の動作を説明するための信号
波形図、第３図は、ＤＲＡＭのセンス・リフレッシュ・
アンプ回路図、第４図は、上記第３図に示す回路のり１
作を説明するだめの信号波形図、第５図は、本発明の詳
細な説明するだめの回路図、第６−図は、上記ｈ４５図
に示す回路の動作を説明するだめの信号波形図、第７図
は、本発明の一実施例を新開するだめの、平面図（ａ）
、断面図（ｂ）〜（ｄ）。 回路図（ｅ）である。 図において、 １１〜１３．２１〜３０．５１〜５３．８１〜８３・・
・・ＭＯ８ＦＥ、Ｔ （８１〜８３は閾値’ａｔ圧の１
４なるもの）１４．３１−．３４．５４・・・ＭＯ８キ
ャパシタ、７，０・・・半導体基板、７１・・・素子分
離領域、７２．７３・・・ソースおよびドレイン領域、
７４・・・ゲート電極、７５，７６．７７・・・配線用
電極、７８．７９．８０・・・コンタクト、８４−１〜
８４−６・・・ゲート絶縁膜、８５・・・配線用電極を
絶縁する絶縁膜、８６−１〜８６−３・・・チャネルイ
オン注入する領域。 （１２） 丁 ヤ
波形図、第３図は、ＤＲＡＭのセンス・リフレッシュ・
アンプ回路図、第４図は、上記第３図に示す回路のり１
作を説明するだめの信号波形図、第５図は、本発明の詳
細な説明するだめの回路図、第６−図は、上記ｈ４５図
に示す回路の動作を説明するだめの信号波形図、第７図
は、本発明の一実施例を新開するだめの、平面図（ａ）
、断面図（ｂ）〜（ｄ）。 回路図（ｅ）である。 図において、 １１〜１３．２１〜３０．５１〜５３．８１〜８３・・
・・ＭＯ８ＦＥ、Ｔ （８１〜８３は閾値’ａｔ圧の１
４なるもの）１４．３１−．３４．５４・・・ＭＯ８キ
ャパシタ、７，０・・・半導体基板、７１・・・素子分
離領域、７２．７３・・・ソースおよびドレイン領域、
７４・・・ゲート電極、７５，７６．７７・・・配線用
電極、７８．７９．８０・・・コンタクト、８４−１〜
８４−６・・・ゲート絶縁膜、８５・・・配線用電極を
絶縁する絶縁膜、８６−１〜８６−３・・・チャネルイ
オン注入する領域。 （１２） 丁 ヤ
Claims (5)
- （１）ＭＯ８形電界効果トランジスタにおいて、ゲート
電圧に依存して、前記ＭＯ８形電界効果トランジスタの
実効的なチャネル幅が段階的に変化する事を特徴とする
ＭＯ８形電界効果トランジスタ。 - （２）閾値電圧の異なる複数個のＭＯ８形電界効果トラ
ンジスタの各ドレイン、各ゲート、各ソースを共通に接
続して、１つのドレインと、１つのゲートと、１つのソ
ースとからガる１つのＭＯ８形電界効果トランジスタに
することを特徴とする特許 トランジスタ。 - （３）前記閾値電圧の異ガる複数個のＭＯＳ形電界効果
トランジスタをゲート絶縁膜厚を変えることによシ、形
成する事を特徴とする前記特許請求の範囲第２′項記載
のＭＯＳ形電界効果トランジスタ。 - （４）前記閾値電圧の異なる複数個のＭＯＳ形電界効果
トランジスタをチャネルイオン注入のドーズ量を変える
ことにより、形成する事を特徴とする前記特許請求の範
囲第２項記載のＭＯＳ形電界効果トランジスタ。 - （５）前記閾値電圧の周々る複数個のＭＯＳ形電界効果
トランジスタを比誘電率の異なるゲート絶縁膜を用いる
ことにより、形成する事を特徴とする前記特許請求の範
囲第２項記載のＭＯＳ形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114241A JPS607179A (ja) | 1983-06-27 | 1983-06-27 | Ｍｏｓ形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114241A JPS607179A (ja) | 1983-06-27 | 1983-06-27 | Ｍｏｓ形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607179A true JPS607179A (ja) | 1985-01-14 |
Family
ID=14632803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114241A Pending JPS607179A (ja) | 1983-06-27 | 1983-06-27 | Ｍｏｓ形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607179A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069406A3 (en) * | 2001-02-26 | 2002-10-31 | Ericsson Inc | Am/pm non-linearity compensation in fets |
| EP1310000A1 (en) * | 2000-07-19 | 2003-05-14 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | A power mos transistor comprising a plurality of transistor segments with different threshold voltages |
| US6670683B2 (en) * | 2001-01-04 | 2003-12-30 | International Business Machines Corporation | Composite transistor having a slew-rate control |
-
1983
- 1983-06-27 JP JP58114241A patent/JPS607179A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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