JPS6070594A - 不揮発性ランダムアクセス半導体メモリ - Google Patents
不揮発性ランダムアクセス半導体メモリInfo
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- JPS6070594A JPS6070594A JP58179609A JP17960983A JPS6070594A JP S6070594 A JPS6070594 A JP S6070594A JP 58179609 A JP58179609 A JP 58179609A JP 17960983 A JP17960983 A JP 17960983A JP S6070594 A JPS6070594 A JP S6070594A
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- JP
- Japan
- Prior art keywords
- semiconductor memory
- output node
- bistable circuit
- drain
- memory element
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体メモリ素子を用いた不揮発性ラ
ンダムアクセス半導体メモリに関する。
ンダムアクセス半導体メモリに関する。
従来、半導体メモリの代表的なものとして、絶縁ゲート
型電界効果トランジスタ（以下、ＩＧＦＥＴという−を
６素子用いることによるフリツプフロツプ回路の如き、
双安定回路によシ構成されるスタテイ、り型のランダム
アクセスメモリ（以下、ＲＡＭというＱがある。
型電界効果トランジスタ（以下、ＩＧＦＥＴという−を
６素子用いることによるフリツプフロツプ回路の如き、
双安定回路によシ構成されるスタテイ、り型のランダム
アクセスメモリ（以下、ＲＡＭというＱがある。
ところでこのＲＡＭには、メモリセルに蓄えられた情報
は、そのメモリ機能からして、電源を降下又は遮断する
と、消えるという欠点があった。最近、電源を降下又は
遮断しても情報が消えない不揮発性ＲＡＭが提供され始
めているが、構成に要するＩＧＦＥＴの数が多く、更に
不揮発性半導体メモリ素子の書込み及び消去方法などの
使用方法が難しいという欠点があった。
は、そのメモリ機能からして、電源を降下又は遮断する
と、消えるという欠点があった。最近、電源を降下又は
遮断しても情報が消えない不揮発性ＲＡＭが提供され始
めているが、構成に要するＩＧＦＥＴの数が多く、更に
不揮発性半導体メモリ素子の書込み及び消去方法などの
使用方法が難しいという欠点があった。
〔発明の目的〕
本発明の［］的は、上記欠点を除去すること罠よシ、構
成に必要なＩＧＦＥＴの数が少く、不揮発性半導体メモ
リ素子への書込み・消去を同時に行うことが可能で、不
揮発性半導体メモリ素子からＲＡＭへの情報の読出しの
容易な、かつ電源を降下又は遮断しても情報の消えない
ところの不揮発性ランダムアクセス半導体メモＩＪ ｔ
−提供すること及び単一５ｖ電源使用で書込み・消去が
実現できる機能の付加された不揮発性ランダムアクセス
半導体メモリを提供する事におる。
成に必要なＩＧＦＥＴの数が少く、不揮発性半導体メモ
リ素子への書込み・消去を同時に行うことが可能で、不
揮発性半導体メモリ素子からＲＡＭへの情報の読出しの
容易な、かつ電源を降下又は遮断しても情報の消えない
ところの不揮発性ランダムアクセス半導体メモＩＪ ｔ
−提供すること及び単一５ｖ電源使用で書込み・消去が
実現できる機能の付加された不揮発性ランダムアクセス
半導体メモリを提供する事におる。
本第１の発明の不揮発性ランダムアクセス半導体メモリ
は、双安定回路と、該双安定回路の一対の出力節点と一
対のデータ線間にそれぞれ接続された第１．第２のスイ
ッチ手段と、ドレインが前記双安定回路の一方の出力節
点にゲートが前記双安定回路の他方の出力節点にソース
がソース電源にそれぞれ接続された不揮発性半導体メモ
リ素子とを含む事から構成される。
は、双安定回路と、該双安定回路の一対の出力節点と一
対のデータ線間にそれぞれ接続された第１．第２のスイ
ッチ手段と、ドレインが前記双安定回路の一方の出力節
点にゲートが前記双安定回路の他方の出力節点にソース
がソース電源にそれぞれ接続された不揮発性半導体メモ
リ素子とを含む事から構成される。
又、本第２の発明の不揮発性ランダムアクセス半導体メ
モリは、双安定回路と、該双安定回路の一対の出力節点
と一対のデータ線間にそれぞれ接続された第１．第２の
スイッチ手段と、ドレインが第１の書込み選択手段を介
し前記双安定回路の一方の出力節点にゲートが第２の書
込み選択手段を介して前記双安定回路の他方の出力節点
にソースがソース電源にそれぞれ接続された不揮発性半
導体メモリ素子と、該不揮発性半導体メモリ素子のドレ
イン及びゲートと書込み用電源間にそれぞれ接続された
第１．第２の容量とを含む事から構成される。
モリは、双安定回路と、該双安定回路の一対の出力節点
と一対のデータ線間にそれぞれ接続された第１．第２の
スイッチ手段と、ドレインが第１の書込み選択手段を介
し前記双安定回路の一方の出力節点にゲートが第２の書
込み選択手段を介して前記双安定回路の他方の出力節点
にソースがソース電源にそれぞれ接続された不揮発性半
導体メモリ素子と、該不揮発性半導体メモリ素子のドレ
イン及びゲートと書込み用電源間にそれぞれ接続された
第１．第２の容量とを含む事から構成される。
〔実施例の説明」
以下、本発明の実施例を図面を参照して説明する。
第１図は本第１の発明の一実施例の要部を示す回路図で
ある。
ある。
本実施例は、ＩＧＦＥＴＭＩ、Ｍ２．Ｍ３．Ｍ４によシ
構成されるフリップフロップ回路による双安定回路１０
と、この双安定回路１０の一対の出力節点Ａ、Ｂと一対
のデータ線ＤＬ 、ＤＬ間にそれぞれ接続されたスイッ
チ手段としてのゲートを読出し切換信号端子ＸｌＩＣド
レインをデータ線ＤＬ。
構成されるフリップフロップ回路による双安定回路１０
と、この双安定回路１０の一対の出力節点Ａ、Ｂと一対
のデータ線ＤＬ 、ＤＬ間にそれぞれ接続されたスイッ
チ手段としてのゲートを読出し切換信号端子ＸｌＩＣド
レインをデータ線ＤＬ。
■τにソースを出力節点Ａ、Ｂにそれぞれ接続さｔｌＩ
ＧＦＥＴＭ５．Ｍ６と、ドレインが双安定回路１０の出
力節点Ｂに、制御電極が双安定回路１０の出力節点Ａに
ソースがソース電源ｖｓにそれぞれ接続された浮遊電極
を有する不揮発性半導体メモリ素子Ｍａｌとを含むこと
から構成される。
ＧＦＥＴＭ５．Ｍ６と、ドレインが双安定回路１０の出
力節点Ｂに、制御電極が双安定回路１０の出力節点Ａに
ソースがソース電源ｖｓにそれぞれ接続された浮遊電極
を有する不揮発性半導体メモリ素子Ｍａｌとを含むこと
から構成される。
すなわち、本実施例はＩＧＦＥＴＭ１〜Ｍ６からなここ
で浮遊電極を有する不揮発性半導体メモリ素子Ｍａｌの
構造及び動作を説明する。第２図は不揮発性半導体メモ
リ素子Ｍａｌの構造を示す模式的断面図である。同図で
、１はドレイン、２はソース、３は浮遊電極、４は制御
電極、５は半導体基板、６は薄い絶縁膜、７はゲート絶
縁膜、８は）イールド絶縁膜である。
で浮遊電極を有する不揮発性半導体メモリ素子Ｍａｌの
構造及び動作を説明する。第２図は不揮発性半導体メモ
リ素子Ｍａｌの構造を示す模式的断面図である。同図で
、１はドレイン、２はソース、３は浮遊電極、４は制御
電極、５は半導体基板、６は薄い絶縁膜、７はゲート絶
縁膜、８は）イールド絶縁膜である。
Ｎチャネル型浮遊電極を有する不揮発性半導体メモリ素
子を例にとって説明すると、ドレイン１とソース２はＮ
型拡散領域、半導体基板５はＰ型シリコン基板、ドレイ
ン拡散領域上に設ける薄い絶縁膜６は、例えば２００人
の膜厚をもつシリコン酸化膜、ゲート絶縁膜７は１００
０にの膜厚をもつシリコン酸化膜である。なおこの浮遊
電極を有する不揮発性半導体メモリ素子はＦ−Ｎ）ンネ
ル電流現象を利用した公知の素子である。
子を例にとって説明すると、ドレイン１とソース２はＮ
型拡散領域、半導体基板５はＰ型シリコン基板、ドレイ
ン拡散領域上に設ける薄い絶縁膜６は、例えば２００人
の膜厚をもつシリコン酸化膜、ゲート絶縁膜７は１００
０にの膜厚をもつシリコン酸化膜である。なおこの浮遊
電極を有する不揮発性半導体メモリ素子はＦ−Ｎ）ンネ
ル電流現象を利用した公知の素子である。
次に仁の不揮発性半導体メモリ素子の動作原理を説明す
る。
る。
まず書込み動作について説明する。制御電極４の電位を
接地電位とし、ドレイ／に書込み電圧Ｖ。
接地電位とし、ドレイ／に書込み電圧Ｖ。
（−１−１５ｖ）ｔ−印加すると浮遊電極３とドレイン
１との間に薄い絶縁膜６にドレインから見て負の強電界
が印加されＦ−Ｎ）ンネル電流によシ浮遊電極３に正孔
が注入され、注入された正孔は浮遊電極３に蓄えられ、
浮遊電極３は正電位に保たれる。
１との間に薄い絶縁膜６にドレインから見て負の強電界
が印加されＦ−Ｎ）ンネル電流によシ浮遊電極３に正孔
が注入され、注入された正孔は浮遊電極３に蓄えられ、
浮遊電極３は正電位に保たれる。
これによ多制御電極４からみたしきい値電圧（以下、Ｖ
Ｔという）は低くなる。実際には書込み後のｖＴは一５
ｖ程度になる。（初期の７丁は２Ｖ程度）。なお制御電
極４及びドレイン１の電位が共に接地電位の場合、浮遊
電極３とドレイン１との間には電界が生じないため、電
荷の移動はな−。
Ｔという）は低くなる。実際には書込み後のｖＴは一５
ｖ程度になる。（初期の７丁は２Ｖ程度）。なお制御電
極４及びドレイン１の電位が共に接地電位の場合、浮遊
電極３とドレイン１との間には電界が生じないため、電
荷の移動はな−。
このためこの状態ではｖＴの変化は生じない。
次に消去動作について説明する。制御電極４に消去電圧
（＋１５ｖ）を印加して、ドレイン１の電位を接地電位
にする。書込み動作と逆方向の電界が印加され薄い絶縁
膜６全通して電子が浮遊電極３に注入され、浮遊電極３
の電位が負電位になりＶＴが高くなる（ＶＴ＝１０Ｖ）
。
（＋１５ｖ）を印加して、ドレイン１の電位を接地電位
にする。書込み動作と逆方向の電界が印加され薄い絶縁
膜６全通して電子が浮遊電極３に注入され、浮遊電極３
の電位が負電位になりＶＴが高くなる（ＶＴ＝１０Ｖ）
。
第３図に、初期のＶＴ及び書込み後、消去後のＶＴの変
化金示す。なお同図は、ソース２の電位を接地電位とし
、ドレイン１に一定電圧を印加したときの制御電極電圧
ＶＣＣとドレイン−ソース間に流れる電流ＩＤ８との特
性を示す。初期のｖＴであるＶＴＯは２Ｖ％書込み後の
■アでおるｖＴｗは一５Ｖｓ消去後のｖＴであるｖＴＥ
は１０ｖである。
化金示す。なお同図は、ソース２の電位を接地電位とし
、ドレイン１に一定電圧を印加したときの制御電極電圧
ＶＣＣとドレイン−ソース間に流れる電流ＩＤ８との特
性を示す。初期のｖＴであるＶＴＯは２Ｖ％書込み後の
■アでおるｖＴｗは一５Ｖｓ消去後のｖＴであるｖＴＥ
は１０ｖである。
次に、このような特性をもつ浮遊電極を有する不揮発性
半導体メモリ素子を用いた本実施例の動作について説明
する。
半導体メモリ素子を用いた本実施例の動作について説明
する。
まず、ＩＧＦＥＴＭ１〜Ｍ６からなるＲＡＭ１１の胱出
し・書込みは電源Ｖ。Ｃを５ｖ （読出し電圧）に設定
し、ソース電源ＶｓをＯｖにする。これにより不揮発性
半導体メモリ素子ＭＬＩが接続されていないと同じ状態
になシ、通常のＲＡＭと同様に読出し・書込みができる
。
し・書込みは電源Ｖ。Ｃを５ｖ （読出し電圧）に設定
し、ソース電源ＶｓをＯｖにする。これにより不揮発性
半導体メモリ素子ＭＬＩが接続されていないと同じ状態
になシ、通常のＲＡＭと同様に読出し・書込みができる
。
次に、ＲＡＭＩＩの出力情報を不揮発性半導体メモリ素
子Ｍａｌに書込む動作について説明する。まず読出し切
換接続点Ｘ１を接地電位圧する。次にソース電源ｖｇを
開放にして電源ＶＣＣを５ｖから１５Ｖに変化させる事
によシ書込みが行なわれる。例えば読出し状態での出力
節点Ａの情報が０”（接地電位）て出力節点Ｂの情報が
“１”（電源電位）のときを考える。読出し切換接続点
ｘｉｔ−接地電位にする事により、この双安定回路１０
はデータ線ＤＬ、ＤＬから切り離される。次に電源ＶＰ
Ｐを５ｖから１５ｖに変化させると出力節点人の電位は
変わらず接地電位のままであるが、出力節点Ｂの電位は
５ｖから１５ｖに変わる。このときの不揮発性半導体メ
モリ素子Ｍａｌは、ドレインｌｃ＋１５ｖ。
子Ｍａｌに書込む動作について説明する。まず読出し切
換接続点Ｘ１を接地電位圧する。次にソース電源ｖｇを
開放にして電源ＶＣＣを５ｖから１５Ｖに変化させる事
によシ書込みが行なわれる。例えば読出し状態での出力
節点Ａの情報が０”（接地電位）て出力節点Ｂの情報が
“１”（電源電位）のときを考える。読出し切換接続点
ｘｉｔ−接地電位にする事により、この双安定回路１０
はデータ線ＤＬ、ＤＬから切り離される。次に電源ＶＰ
Ｐを５ｖから１５ｖに変化させると出力節点人の電位は
変わらず接地電位のままであるが、出力節点Ｂの電位は
５ｖから１５ｖに変わる。このときの不揮発性半導体メ
モリ素子Ｍａｌは、ドレインｌｃ＋１５ｖ。
制御電極に接地電位が印加されるため書込みが行なわれ
、ｖＴはｖ’ｒｗ＝ ５ｖになる９つ″！シ出カ節点Ａ
が′０＃の場合、不揮発性半導体メモリ素子Ｍａ１に書
込みが行なわれる。
、ｖＴはｖ’ｒｗ＝ ５ｖになる９つ″！シ出カ節点Ａ
が′０＃の場合、不揮発性半導体メモリ素子Ｍａ１に書
込みが行なわれる。
逆に読出し状態での出力節点Ａの情報が“１″（電源電
位）で、出力節点Ｂの情報が“０″（接地電イ立）のと
きでは、書込み状態にすると不揮発性半導体メモリ素子
Ｍａｌのドレインには接地電位、制御電極には＋１５ｖ
が印加されるため、消去が行なわれ、ＶＴはＶＴｇ ＝
＋ １０ｖ Ｋｆｘ ル。
位）で、出力節点Ｂの情報が“０″（接地電イ立）のと
きでは、書込み状態にすると不揮発性半導体メモリ素子
Ｍａｌのドレインには接地電位、制御電極には＋１５ｖ
が印加されるため、消去が行なわれ、ＶＴはＶＴｇ ＝
＋ １０ｖ Ｋｆｘ ル。
この上う忙読出し状態での出方情報に対応して書込み又
は消去が行なわれる。これＫよシ書込みと消去を別々の
動作で行なう必要がなくなシ、使用方法が非常忙簡単に
なる。更に書込み後電源を遮断しても、出力情報は不揮
発性半導体メモリ素子Ｍａｌに書込まれていて、半永久
的に保持している。
は消去が行なわれる。これＫよシ書込みと消去を別々の
動作で行なう必要がなくなシ、使用方法が非常忙簡単に
なる。更に書込み後電源を遮断しても、出力情報は不揮
発性半導体メモリ素子Ｍａｌに書込まれていて、半永久
的に保持している。
次に不揮発性半導体メモリ素子ＭａｌＫｉｌ：込まれて
いる情報をＲＡＭ１１に読み戻す動作について説明する
。読出し切換接続点ｘ１を接地電位にして、次に電源Ｖ
ＣＣとソース電源Ｖｇｔ”Ｏｖから読出し電圧５ｖ−１
で上昇させる事によシ、情報のＲＡＭＩ Ｌ源ＶＣＣと
ソース電源ｖｓｔ”ｏｖから５ｖに上昇させると、出力
節点Ａの電位はＩＧＦＥＴＭＩを通して充電し、また出
力節点Ｂの電位はＩＧＦＥＴＭ２及び不揮発性半導体メ
モリ素子Ｍａｌｅ通して充電する。
いる情報をＲＡＭ１１に読み戻す動作について説明する
。読出し切換接続点ｘ１を接地電位にして、次に電源Ｖ
ＣＣとソース電源Ｖｇｔ”Ｏｖから読出し電圧５ｖ−１
で上昇させる事によシ、情報のＲＡＭＩ Ｌ源ＶＣＣと
ソース電源ｖｓｔ”ｏｖから５ｖに上昇させると、出力
節点Ａの電位はＩＧＦＥＴＭＩを通して充電し、また出
力節点Ｂの電位はＩＧＦＥＴＭ２及び不揮発性半導体メ
モリ素子Ｍａｌｅ通して充電する。
このときＩＧＦＥＴＭｌ 、Ｍ２及び不揮発性半導体メ
モリ素子Ｍａｌのコンダクタンスｇｎｌｆ：、それぞれ
ｇｍＭｌ 、 ｇｍＭ２ 、 ｇｍＭａ １として一条
件ｇｍＭｉ ＜ （ｇｍｌＬ２十ｇｍＭａ １ ）を満
足する事によシ、出力節点Ｂの方が出力節点Ａより充電
速度がはやく、出力節点Ｂの電位がＩＧＦＥＴＭ３ＯＶ
Ｔ以上になるとＩＧＦＥＴＭ３がオンになり出力節点人
の電位の上昇は停止し、更に接地電位に近すき、出力節
点Ｂの電位は読出し電圧に近ずく。このようにして出力
節点Ａの電位は０″（接地電位）出力節点Ｂの電位は１
″（読出し電圧）になる。
モリ素子Ｍａｌのコンダクタンスｇｎｌｆ：、それぞれ
ｇｍＭｌ 、 ｇｍＭ２ 、 ｇｍＭａ １として一条
件ｇｍＭｉ ＜ （ｇｍｌＬ２十ｇｍＭａ １ ）を満
足する事によシ、出力節点Ｂの方が出力節点Ａより充電
速度がはやく、出力節点Ｂの電位がＩＧＦＥＴＭ３ＯＶ
Ｔ以上になるとＩＧＦＥＴＭ３がオンになり出力節点人
の電位の上昇は停止し、更に接地電位に近すき、出力節
点Ｂの電位は読出し電圧に近ずく。このようにして出力
節点Ａの電位は０″（接地電位）出力節点Ｂの電位は１
″（読出し電圧）になる。
逆に不揮発性半導体メモリ素子Ｍａｌが消去されている
場合を考える。不揮発性半導体メモリ素子ＭａｌはｖＴ
がＶＴＥ＝＋１０ｖになっているため、読み戻し状態で
は常にオフになりでいて、出力節点Ａの電位はＩＧＦＥ
ＴＭｌを通して充電し、また出力節点Ｂの電位はｚＧｒ
ｇＴＭ２を通して充電する。このとき条件、ｇｍＭｌ
＞ ｇｍＭ２を満足する事により、出力節点Ａの電位は
“１″（読出し電圧）、出力節点Ｂの電位は＠０″′（
接地電位）になる。この読み戻しを可能にするために前
記２つの条件を満足するようＩＧＦＥＴＭＩ 、Ｍ２の
寸法全適切に設定する必要がある。この場合出力節点Ａ
、Ｈの負荷容量の大きさも考慮する必要がある。
場合を考える。不揮発性半導体メモリ素子ＭａｌはｖＴ
がＶＴＥ＝＋１０ｖになっているため、読み戻し状態で
は常にオフになりでいて、出力節点Ａの電位はＩＧＦＥ
ＴＭｌを通して充電し、また出力節点Ｂの電位はｚＧｒ
ｇＴＭ２を通して充電する。このとき条件、ｇｍＭｌ
＞ ｇｍＭ２を満足する事により、出力節点Ａの電位は
“１″（読出し電圧）、出力節点Ｂの電位は＠０″′（
接地電位）になる。この読み戻しを可能にするために前
記２つの条件を満足するようＩＧＦＥＴＭＩ 、Ｍ２の
寸法全適切に設定する必要がある。この場合出力節点Ａ
、Ｈの負荷容量の大きさも考慮する必要がある。
以上のようにして、ＲＡＭＩＩの読出し・書込み及びＲ
ＡＭ１１から不揮発性半導体メモリ素子Δ４ａｌへの書
込み・消去及び不揮発性半導体メモリ素子ＭａｌからＲ
ＡＭＩＩへの情報の読み戻しが実現する。
ＡＭ１１から不揮発性半導体メモリ素子Δ４ａｌへの書
込み・消去及び不揮発性半導体メモリ素子ＭａｌからＲ
ＡＭＩＩへの情報の読み戻しが実現する。
第４図は本箱２の発明の一実施例の要部を示す回路図で
ある。
ある。
本実施例は、ＩＧＦＥＴＭｌ 、Ｍ２ 、Ｍ３ 、Ｍ４
により構成されるフリップフロップ回路による双安定回
路１０と、この双安定回路１０の一対の出力節点Ａ、Ｂ
と一対のデータ線ＤＬ、ＤＬ間にそれぞれ接続されたス
イッチ手段としてのゲートをそれぞれ読出し切換接続点
Ｘ１に接続したＩＧＦＥＴＭ５．Ｍ６と、ドレインが第
１の書込み選択手段としての書込選択用ＩＧＦＥＴＭ７
を介して双安定回路１０の出力節点Ｂに、制御電極が第
２の書込み選択手段としての書込み選択用ＩＧＦＥＴ
Ｍ ８ を介して双安定回路１０の出力節点Ａにソース
がソース電源■８にそれぞれ接続された浮遊電極を有す
る不揮発性半導体メモリ素子Ｍ、ａｌと、不揮発性半導
体メモリ素子Ｍａｔのドレインと書込み用電源ＶＰＰと
の間に接続された第１の容量としての容量Ｃ１と、不揮
発性半導体メモリ素子Ｍａｌの制御電極Ｃと書込み用電
源ｖＰＰとの間に接続された第２の容量としての容量Ｃ
２とを含む事から構成される。なお、書込み選択用ＩＧ
ＦＥＴＭ７ 、Ｍ８のゲートは書込み選択信号ＶＷＳに
接続される。又、工ＧＦＥＴＭ７のソースは不揮発性半
導体メモリ素子Ｍａｌのドレインに接続され節点Ｃｔ影
形成、ＩＧＦＥＴＭ８のソースは不揮発性半導体メモリ
素子Ｍａｔの制御電極に接続され節点１１ｔ−形成して
いる。すなわち、本実施例の回路は第１図に示した本箱
１の発明の一実施例の回路に、書込み選択用Ｉ ＧＦＥ
ＴＭ７．Ｍ８と、容ｆｔｅｌ、Ｃ２が付加されたことか
ら構成される。
により構成されるフリップフロップ回路による双安定回
路１０と、この双安定回路１０の一対の出力節点Ａ、Ｂ
と一対のデータ線ＤＬ、ＤＬ間にそれぞれ接続されたス
イッチ手段としてのゲートをそれぞれ読出し切換接続点
Ｘ１に接続したＩＧＦＥＴＭ５．Ｍ６と、ドレインが第
１の書込み選択手段としての書込選択用ＩＧＦＥＴＭ７
を介して双安定回路１０の出力節点Ｂに、制御電極が第
２の書込み選択手段としての書込み選択用ＩＧＦＥＴ
Ｍ ８ を介して双安定回路１０の出力節点Ａにソース
がソース電源■８にそれぞれ接続された浮遊電極を有す
る不揮発性半導体メモリ素子Ｍ、ａｌと、不揮発性半導
体メモリ素子Ｍａｔのドレインと書込み用電源ＶＰＰと
の間に接続された第１の容量としての容量Ｃ１と、不揮
発性半導体メモリ素子Ｍａｌの制御電極Ｃと書込み用電
源ｖＰＰとの間に接続された第２の容量としての容量Ｃ
２とを含む事から構成される。なお、書込み選択用ＩＧ
ＦＥＴＭ７ 、Ｍ８のゲートは書込み選択信号ＶＷＳに
接続される。又、工ＧＦＥＴＭ７のソースは不揮発性半
導体メモリ素子Ｍａｌのドレインに接続され節点Ｃｔ影
形成、ＩＧＦＥＴＭ８のソースは不揮発性半導体メモリ
素子Ｍａｔの制御電極に接続され節点１１ｔ−形成して
いる。すなわち、本実施例の回路は第１図に示した本箱
１の発明の一実施例の回路に、書込み選択用Ｉ ＧＦＥ
ＴＭ７．Ｍ８と、容ｆｔｅｌ、Ｃ２が付加されたことか
ら構成される。
次に本実施例の動作について説明する。
まずＲＡＭ１１の読出し・書込みは電源Ｖｃｃ ｔ ５
Ｙ（読出し電圧）に設定、書込み選択信号’Ｔ’ＷＳを
Ｏｖに設定する事により行なわれる。書込み選択信号Ｖ
ＷＳをＯｖにする事により、不揮発性半導体メモリ素子
Ｍ＆１及びＩＧＦＥＴＭ７ 、Ｍ８が双安定回路１０か
ら切り離されたと同じことになり、通常のＲＡＭと同様
に読出し・書込みができる。
Ｙ（読出し電圧）に設定、書込み選択信号’Ｔ’ＷＳを
Ｏｖに設定する事により行なわれる。書込み選択信号Ｖ
ＷＳをＯｖにする事により、不揮発性半導体メモリ素子
Ｍ＆１及びＩＧＦＥＴＭ７ 、Ｍ８が双安定回路１０か
ら切り離されたと同じことになり、通常のＲＡＭと同様
に読出し・書込みができる。
次にＲＡＭ１１の出力情報を不揮発性半導体メモリ素子
Ｍａ１に書込む動作について説明する。まず読出し切換
接続点Ｘ１を接地電位にする。次に書込み選択信号ＶＷ
Ｓ ｋ ＋ ５ ｖ Ｋする。更にソース電源ＶＳを０
〜・にした後書込み用電源ＶＰＰを０■から＋１５ｖに
変化させるつ読出し切換接続点Ｘ１ｔ−接地電位による
事により、このＲＡＭＩＩはデータ線ＤＬ 、ＤＬから
切り離される。例えば読出し状態での出力節点Ａの情報
が”０″（接地電位）で出力節点Ｂの情報が”１’（を
像電位）のときを考える１、書込み選択信号ＶＷｌｉを
＋５ｖにする事により出力節点Ａ、Ｂの情報は節点り、
Ｃにとり込まれる。節点Ｃの電位は（ｖｃｃ−ＶＴ）で
約３ｖ、節点りの電位はＯｖＫなる。次に書込み用電源
Ｖ ｐｐ ’ｉｏｖから→−１５ｖに変化させると、節
点Ｃの電位は容量Ｃ１を介して押し上げられ約１８ｖに
なる。又部点りの電位は容ｉｃＺを介して押し上けられ
るが、押１７上けられた電荷はＩＧＦＩＩ：ＴＭ８ 、
Ｍ３を通して放電され、Ｏｖにｈる。このときの不揮発
性半導体メモリ素子Ｍａｌは、ドレイン（節点Ｃ）に→
−１８ｖ１制御電極（節点Ｄ）に接地電位が印加される
ため、書込みが行なわれｖＴはＶＴＷ−−５ｖ４（なる
。つまり出力節点Ａが”０”の場合、不揮発性半導体メ
モリ素子Ｍａｔに書込みがイボなわれる。
Ｍａ１に書込む動作について説明する。まず読出し切換
接続点Ｘ１を接地電位にする。次に書込み選択信号ＶＷ
Ｓ ｋ ＋ ５ ｖ Ｋする。更にソース電源ＶＳを０
〜・にした後書込み用電源ＶＰＰを０■から＋１５ｖに
変化させるつ読出し切換接続点Ｘ１ｔ−接地電位による
事により、このＲＡＭＩＩはデータ線ＤＬ 、ＤＬから
切り離される。例えば読出し状態での出力節点Ａの情報
が”０″（接地電位）で出力節点Ｂの情報が”１’（を
像電位）のときを考える１、書込み選択信号ＶＷｌｉを
＋５ｖにする事により出力節点Ａ、Ｂの情報は節点り、
Ｃにとり込まれる。節点Ｃの電位は（ｖｃｃ−ＶＴ）で
約３ｖ、節点りの電位はＯｖＫなる。次に書込み用電源
Ｖ ｐｐ ’ｉｏｖから→−１５ｖに変化させると、節
点Ｃの電位は容量Ｃ１を介して押し上げられ約１８ｖに
なる。又部点りの電位は容ｉｃＺを介して押し上けられ
るが、押１７上けられた電荷はＩＧＦＩＩ：ＴＭ８ 、
Ｍ３を通して放電され、Ｏｖにｈる。このときの不揮発
性半導体メモリ素子Ｍａｌは、ドレイン（節点Ｃ）に→
−１８ｖ１制御電極（節点Ｄ）に接地電位が印加される
ため、書込みが行なわれｖＴはＶＴＷ−−５ｖ４（なる
。つまり出力節点Ａが”０”の場合、不揮発性半導体メ
モリ素子Ｍａｔに書込みがイボなわれる。
逆に読出し状態での出力節点Ａの情報が１′″（電源電
位）で、出力節点Ｂの情報が“θ″（接地電位）のとき
では書込み状態にすると、不揮発性半導体メモリ素子Ｍ
ａｌのドレインには接地電位、制御電極には＋１８ｖが
印加されるため消去が行なわれｖＴはＶＴＫ ＝→−１
０ｖになる。このようにＲＡＭ１１の読出し状態での出
力情報に対応して書込み又は消去が行なわれる。
位）で、出力節点Ｂの情報が“θ″（接地電位）のとき
では書込み状態にすると、不揮発性半導体メモリ素子Ｍ
ａｌのドレインには接地電位、制御電極には＋１８ｖが
印加されるため消去が行なわれｖＴはＶＴＫ ＝→−１
０ｖになる。このようにＲＡＭ１１の読出し状態での出
力情報に対応して書込み又は消去が行なわれる。
ここで書込み用電源ＶＰＰについて考える。書込み用電
源ＶＰＰは書込み状態では−１−１５ｖにする必要があ
るが、この書込み用電源ＶＰＰは容量Ｃ１，Ｃ２を介し
て節点Ｃ，Ｄ＝ｉ押し上げるだけに使われる。
源ＶＰＰは書込み状態では−１−１５ｖにする必要があ
るが、この書込み用電源ＶＰＰは容量Ｃ１，Ｃ２を介し
て節点Ｃ，Ｄ＝ｉ押し上げるだけに使われる。
このように消費される電流がない（供給電流能力が小さ
くてよい）ため、通常消費電流が多い場合には実現困難
な、チップ内で高電圧を発生するチャージポンプ等の昇
圧回路を用いることができる。
くてよい）ため、通常消費電流が多い場合には実現困難
な、チップ内で高電圧を発生するチャージポンプ等の昇
圧回路を用いることができる。
このようなことから、チップ内に昇圧回路を設けること
によシ単−５ｖ電源のみで書込み・消去が実現できる。
によシ単−５ｖ電源のみで書込み・消去が実現できる。
このように書込みと消去を別々の動作で行なう必要がな
くなυ、使用方法が非常に簡単である。
くなυ、使用方法が非常に簡単である。
この書込み動作後電源ｔｌ−遮断しても出力情報は不揮
発性半導体メモリ素子に書込まれていて、半永久的に保
持する。
発性半導体メモリ素子に書込まれていて、半永久的に保
持する。
次に、不揮発性半導体メモリ素子に書込まれている情報
ｔＲＡＭに読み戻す動作について説明する。
ｔＲＡＭに読み戻す動作について説明する。
この場合は書込み選択信号ＶＷＳを＋５ｖに設定する事
により他は第１図に示した本第１の発明の一実施例と同
様にして行う事ができる。
により他は第１図に示した本第１の発明の一実施例と同
様にして行う事ができる。
なお、上記実施例では６素子によシ構成されるフリップ
フロップ回路を双安定回路として用いたが他の双安定回
路を用いても、同様の効果がある。
フロップ回路を双安定回路として用いたが他の双安定回
路を用いても、同様の効果がある。
又ｎチャネル型ＩＧＦＥＴで本発明を説明したが、ｐチ
ャネル型ＩＧＦＥＴによシ構成されても同様である。
ャネル型ＩＧＦＥＴによシ構成されても同様である。
以上、詳細に説明したとおり、本発明の不揮発性ランダ
ムアクセス半導体メモリは、双安定回路に接続された浮
遊電極を有する１個の不揮発性半導体メモリ素子を含む
事で構成されるので、少い素子数で構成できる事、電源
を降下又は遮断しても情報内容を不揮発性半導体メモリ
素子に蓄え、情報全保存する事が可能になる事、又双安
定性回路を含んで構成されるＲＡＭの読出し・書込み及
び不揮発性半導体メモリ素子への書込み・消去及び不揮
発性半導体メモリ累子からＲＡＭへの読み戻しのそれぞ
れの動作が容易に行なわれる事、更に不揮発性半導体メ
モリ素子への書込み及び消去を同時に行なうため使用方
法が簡便になり操作時間が半減する事などの効果を有し
ている。更に書込み選択手段と容ｆｔヲ付加する事によ
シ、チップ内に昇圧回路を設は単一５ｖ電源使用で書込
み・消去が実現できると言う効果も付加される。
ムアクセス半導体メモリは、双安定回路に接続された浮
遊電極を有する１個の不揮発性半導体メモリ素子を含む
事で構成されるので、少い素子数で構成できる事、電源
を降下又は遮断しても情報内容を不揮発性半導体メモリ
素子に蓄え、情報全保存する事が可能になる事、又双安
定性回路を含んで構成されるＲＡＭの読出し・書込み及
び不揮発性半導体メモリ素子への書込み・消去及び不揮
発性半導体メモリ累子からＲＡＭへの読み戻しのそれぞ
れの動作が容易に行なわれる事、更に不揮発性半導体メ
モリ素子への書込み及び消去を同時に行なうため使用方
法が簡便になり操作時間が半減する事などの効果を有し
ている。更に書込み選択手段と容ｆｔヲ付加する事によ
シ、チップ内に昇圧回路を設は単一５ｖ電源使用で書込
み・消去が実現できると言う効果も付加される。
第１図は本第１の発明の一実施例の要部を示す回路図、
第２図及び第３図はそれぞれ不揮発性半導体メモリ素子
の構造を示す模式的断面図及び特性曲線図、第４図は本
第２の発明の一実施例の要部を示す回路図である。 １・・・・・・ドレイン、２・・・・・・ソース、３・
・・・・・浮遊電極、４・・・・・・制御電極、５・・
・・・・半導体基板、６・・・・・・薄い絶縁膜、７・
・・・・・ゲート絶縁膜、８・・・・・・フィールド絶
ｆｉ、ｉｏ・・・・・・双安定回路、１１・・・・・・
ＲＡＭ、ＭＬＩ・・・・・・不揮発性半導体メモリ累子
、Ｍｌ、Ｍ２・・・・・・デブレシ９ンＮチャネル絶縁
ゲート型電界効果’ｒ５ンジスタ、Ｍ３〜Ｍ８・・・・
・・エンハンスメントＮチャネル絶縁ゲート型電界効果
トランジスタ、ＣＩ、Ｃ２・・・・・・容量、Ａ、Ｂ・
・・・・・出力節点、Ｃ１Ｄ・・・・・・節点、ＤＬ、
ＤＬ・・・・・・データ線、ＶＣＣ・・・・・・電源ｓ
ＶＰＰ・・・・・・書込み用電源、ｖｓ・・・・・・
ソース電源、ＶＷ８・・・・・・書込み選択信号、Ｘｌ
・・・・・・読出し切換接続点。
第２図及び第３図はそれぞれ不揮発性半導体メモリ素子
の構造を示す模式的断面図及び特性曲線図、第４図は本
第２の発明の一実施例の要部を示す回路図である。 １・・・・・・ドレイン、２・・・・・・ソース、３・
・・・・・浮遊電極、４・・・・・・制御電極、５・・
・・・・半導体基板、６・・・・・・薄い絶縁膜、７・
・・・・・ゲート絶縁膜、８・・・・・・フィールド絶
ｆｉ、ｉｏ・・・・・・双安定回路、１１・・・・・・
ＲＡＭ、ＭＬＩ・・・・・・不揮発性半導体メモリ累子
、Ｍｌ、Ｍ２・・・・・・デブレシ９ンＮチャネル絶縁
ゲート型電界効果’ｒ５ンジスタ、Ｍ３〜Ｍ８・・・・
・・エンハンスメントＮチャネル絶縁ゲート型電界効果
トランジスタ、ＣＩ、Ｃ２・・・・・・容量、Ａ、Ｂ・
・・・・・出力節点、Ｃ１Ｄ・・・・・・節点、ＤＬ、
ＤＬ・・・・・・データ線、ＶＣＣ・・・・・・電源ｓ
ＶＰＰ・・・・・・書込み用電源、ｖｓ・・・・・・
ソース電源、ＶＷ８・・・・・・書込み選択信号、Ｘｌ
・・・・・・読出し切換接続点。
Claims (4)
- （１） 双安定回路と、該双安定回路の一対の出力節点
と一対のデータ線間にそれぞれ接続された第１、第２の
スイッチ手段と、ドレイ／が前記双安定回路の一方の出
力節点に制御電極が前記双安定回路の他方の出力節点に
ソースがソース電源にそれぞれ接続された浮遊電極を有
する不揮発性半導体メモリ素子とを含む事１−特徴とす
る不揮発性ランダムアクセス半導体メモリ。 - （２）双安定回路と、該双安定回路の一対の出力節点と
一対のデータ線間にそれぞれ接続された第１、第２のス
イッチ手段と、ドレインが第１の書込み選択手段を介し
て前記双安定回路の一方の出力節点に制御電極が第２の
書込み選択手段を介して前記双安定回路の他方の出力節
点にソースがソース電源にそれぞれ接続された浮遊電極
を有する不揮発性半導体メモリ素子と、該不揮発性半導
体メモリ素子のドレイン及び制御電極と書込み用電源間
にそれぞれ接続された第１゜第２の容量とを含む事を特
徴とする不揮発性ランダムアクセス半導体メモリ。 - （３）第１の書込み選択手段が、ドレインが前記双安定
回路の一方の出力節点にソースが前記不揮発性半導体メ
モリ素子のドレインにゲートが書込選択信号に接続され
た第１の絶縁ゲート型電界効果トランジスタからなシ、
第２の書込み選択手段が、ドレインが前記双安定性回路
の他方の出力節点にソースが前記不揮発性半導体メモリ
素子のゲートにゲートが書込選択信号に接続された第２
の絶縁ゲート型電界効果トランジスタからなる特許請求
の範囲第（２）項ｆ記載の不揮発性ランダムアクセス半
導体メモリ。 - （４）書込み用電源が、同一チップ内に形成された単一
５ｖの入力電源で昇圧回路にょシ所定の書込み電圧を出
力する事からなる特許請求の範囲第（２）項記載の不揮
発性ランダムアクセス半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179609A JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179609A JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070594A true JPS6070594A (ja) | 1985-04-22 |
| JPH0318274B2 JPH0318274B2 (ja) | 1991-03-12 |
Family
ID=16068737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179609A Granted JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008247407A (ja) * | 2007-03-29 | 2008-10-16 | Tokiko Techno Kk | 燃料供給装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891597A (ja) * | 1981-11-20 | 1983-05-31 | ソシエテ・プ−ル・レチユ−ド・エ・ラ・フアブリカシオン・デ・シルキユイ・アンテグレ・スペシオ−−ウ−・エフ・セ−・イ−・エス | ダイナミツクリセツト機能を有する不揮発性フリツプフロツプ |
-
1983
- 1983-09-28 JP JP58179609A patent/JPS6070594A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891597A (ja) * | 1981-11-20 | 1983-05-31 | ソシエテ・プ−ル・レチユ−ド・エ・ラ・フアブリカシオン・デ・シルキユイ・アンテグレ・スペシオ−−ウ−・エフ・セ−・イ−・エス | ダイナミツクリセツト機能を有する不揮発性フリツプフロツプ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008247407A (ja) * | 2007-03-29 | 2008-10-16 | Tokiko Techno Kk | 燃料供給装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318274B2 (ja) | 1991-03-12 |
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