JPS6062229A - オ−ト・クリヤ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、電子回路の電源投入時や電源電圧が一時的
に低下したときに、電子回路に初期設定を行うために用
いられ、特に集積回路化に好敵なオート・クリヤ回路に
関する。

（従来技術） 複雑々′−子回路では、電源の投入時に、回路内の各部
の動作をあらかじめ定められた初期状態にセットする必
要がある。

このために、オート・クリヤ回路を設けて電源電圧の立
ち上がりを検出し、電源が立ち上がるとき、オート・ク
リヤ回路が一時的に″Ｈ″レベルを出力するようにして
いる。このＨ”レベルを用いて電子回路を初期状態にセ
ットするわけである。。

電源が立ち上がった後には、このオート・クリヤ回路の
出力は゛Ｌ″レベルになっている。

第１図は従来のオート・クリヤ回路の一例を示した回路
図である。この第１図において、高電源電位（以下、Ｖ
ＤＤと云う）から、すなわち、Ａ点から抵抗１を通して
Ｃ−ＭＯＳインバータ３の入力（Ｂ　点）およびコンデ
ンサ２の一端に接続する。

コンデンサ２の他端は低電源電位（以下、ＧＮＤと云う
）に接続され、上記ｃ、−ＭＯ８インバータ３の出力は
出力端子４に接続されている。

このようガ回路において、Ａ点およびＣ−ＭＯＳインバ
ータ３に電源電圧を印加する。このときの第１図のＡ、
Ｂ、Ｃの各点に発生する波形をそれぞれ第２図（ａ）〜
第２図、（Ｃ）に示す。

まず、電源投入前はＡ、Ｂ、Ｃ各点はいずれも′“Ｌ”
レベルとなっている（第２図り区間）。

次に、Ａ点とＣ−ＭＯＳインバータ３に電源を投入する
と、Ａ点は電源のもっている時定数にしたがって所定の
電位まで上昇する（第２図んの波形のＤ区間）。

このとき、Ｃ−ＭＯＳインバータ３にも、Ａ点と同様の
電位が加わるため、Ｃ−ＭＯＳインバータ３のスレッシ
ョルド電位（以下、ｖＴと略称する；約１／２ＶＤＤ　
）はＡ点の電源波形の傾きの約１／２で上昇する（第２
図（ａ）、第２図（ｂ）のｖＴの波形）。

ここで、もし、抵抗１とコンデンサ２の値により決定さ
れる時定数が上記電源の時定数の２倍以上大きければ、
Ｃ−ＭＯＳインバータ３の入力（Ｂ点）の電位は第２図
（ｂ）の波形となる。

このため、Ｂ点の電位がＣ−ＭＯＳインバータ３のｖＴ
よりも低い場合（第２図のＥ、Ｆ、区間）にはＣ−ＭＯ
Ｓインバータ３の出力には−Ｈ”レベル（ＶＤＤ　）が
出力される（第２図（Ｃ）の波形のＥ、Ｆ’）Ｂ点の電
位がＣ−ＭＯＳインバータ３のｖＴよシも茜〈なった状
態では、Ｃ−ＭＯＳインバータ３の出力は°°Ｌ″レベ
ルになる（第２図（ｃ）の波形のＧ。

Ｈ区間）。

以上説明したように、電源投入時に発生する１■”レベ
ル信号によシ、電子回路の初期設定を行えば、オート・
クリヤ（パワーオンリセット）としてイ史用することが
できる。

しかし、従来オート・クリヤ回路には、以下に列挙する
ごとき点があった。

（１）抵抗１とコンデンサ２の値によシ、決定される時
伝数が電源の時定数の２倍よシ小さい場合には、電源投
入時に出力端子に“Ｈ−レベルが発生しない。

（２）抵抗１およびコンデンサ２の値はそれぞれ数１０
０にΩ、数μＦ程度となるため、抵抗は集積回路に内蔵
できるが、コンデンサは容量値が大きいため、集積回路
に内蔵できない。

このため、外付は部品として、コンデンサを必要とし、
また、コンデンサ接続用に端子を１本必要とする。

（３）従来回路は抵抗とコンデンサによる積分方式のた
め、第１図のＡ点、Ｂ点が０■の状態で電源を投入した
場合には動作するが、Ａ点、Ｂ点が通常の電位レベル（
たとえば、５Ｖ）で使用中に電源が瞬間的に低下した場
合には、動作しない。

（発明の目的） この発明は、上記従来の欠点を除去するためになされた
もので、電源の時定数の影響を受けず、外付コンデンサ
を不要にするとともに、電源の瞬目的な低下でも動作す
るオート・クリヤ回路を提供することを目的とする。

（発明の構成） この発明のオート・クリヤ回路は、第１電源′醒位入力
端子と第２電源電位入力端子間に第１および第２の抵抗
手段を接続し、この第１および第２の抵抗手段との接続
点に第１端子を接続した能動素子全配置し、この能動素
子の第２端子を上記第２電源電位入力端子に接続し、上
記能動素子の第３端子を出力端子に接続するとともに第
３の抵抗手段の一端に接続し、上記第３の抵抗手段の他
端を上記第１電６・１Ｖ電位入力端子に接続し、上記能
動作家子の第１１１ｊｌＡ子がそのスレッショルド電位
以上になると上記能動素子がオンとなるようにしたもの
である。

（実施例） 以下、この発明のオート・クリヤ回路の一実施例につい
て図面にしたがって説明する。蕗３図はその一実施例の
１回路図である。この第３図において、第１の抵抗６の
一端は高電源電位入力端子５に接続されている。第１の
抵抗６の他端はＮチャンネルＭＯ８ＦＥＴ９のダートと
第２の抵抗７の一端に接続されている。

この第２の抵抗７の他端とＮチャンネルＭＯ８ＦＥＴ９
のソースは低電源電位入力端子８に接続されている。

ＮチャンネルＭＯ８ＦＥＴ　９のドレインは出力端子１
１と第３抵抗１０全通して高電源電位入力端子５に接続
されている。

次に、以上のように構成されたこの発明のオート・クリ
ヤ回路の動作について説明する。高電源電位入力端子５
と低電源電位入力端子８間に電源電圧を印加する。

このときに、第３図の高電源電位入力端子５の電圧（Ｖ
ＤＤ　）、ＮチャンネルＭＯ８ＦＥＴ９のダート電圧（
■Ｇ１）と出力端子１１の波形（０ＵＴＩ）をそれぞれ
低電源電位入力端子８の電圧（ＶＳＳ　）を基準にして
、第４図（ａ）、第４図（ｂ）に示されている。

まず、電源投入前は電圧ＶＤＤ、ＶＧｌ、０ＵＴＦｉい
ずれも”　Ｌ　”レベルとなっている（第４図のに区間
）。

次に、電源を投入すると、電圧ＶＤＤは電源のもってい
る時定数にしたがって所定の電位（たとえば、５Ｖ）ｔ
で上昇する（第４図（ａ）の電圧ＶＤＤの波形、Ｌ　、
　Ｍ　、　Ｎ区間）。

このとき、ＮチャンネルＭＯ８ＦＥＴ９のダートには電
綜電圧をｔｊＥ抗６と抵抗７で分圧された電位が供給さ
れている。

い１、仮に、抵抗６と抵抗７の値が等しいとすれば、Ｎ
チャンイ、ルＭＯ８ＦＥＴ９のダートには。

常にＶＤＩ）　／　２の電位が入力されることになる（
第４図（ａ）の宙１王ＶＧＩの波形）。

ＮチャンネルＭＯ８Ｆ’ＥＴ９のスレッショルド電位（
以下、ＶＴＮと云う）は普通０．７　Ｖ程度のため′Ｉ
ｌイ圧ＶＤＤが１．４■、すなわち、チャンネルＭＯ８
ＦＥＴ９のソース・ドレイン間が開放し、出力端子１１
には、抵抗１０ｔ−通して、電位ＶＤＤが発生する（第
４図（ａ）の区間）。

電位ＶＩ）Ｉ）が１．４■以上になると、Ｎチャンネル
ＭＯ８ＦＥＴ９のダート電位が電圧ＶＴＮを越えるため
、ＮチャンネルＭＯ８ＦＥＴ９のソース・ドレイン間が
導通し、出力端子１１は”Ｌ＃レベルになる（第４図（
ａ）のＭ、Ｈの区間）。

以上説明したように、電源投入時に発生する“Ｈ”レベ
ル信号により、電子回路の初期設定を行えば、オート・
クリヤ（パワーオン・リセット）として、使用すること
ができる。

また、上記の説明では、抵抗６と抵抗７の値を等しいと
しだが、オートクリヤ信号の解除される電圧を高くする
場合には、抵抗６の値を抵抗７の値に対して大きくすれ
ばよい。

その例として、抵抗６の値を抵抗７の値の２倍とし、Ｖ
ＴＮ　＝　０．７　Ｖとすると、ＶＤＤ　＝　２．Ｉ　
Ｖまで出力端子１１に５Ｈ＃レベルが発生することにな
る。

このため、抵抗６．抵抗７のいずれか一方または両方と
も可変抵抗を使用してもよい。また、この場合はＶＴＮ
とＶＤＤ　−ｖｓｓ間の分圧電位比較のため瞬間的な電
源電圧の低下でも動作する。

第５図はこの発明の第２の実施例であシ、第１夫施例の
ＮチャンネルＭＯ８ＦＥＴ９の代わシにＰチャンネルＭ
Ｏ８ＦＥＴ１４’ｅ使用した場合である。

この第５図において、第２抵抗１２の一方は高電源電位
入力端子５に接続されておシ、他方はＰチャンネルＭＯ
８ＦＥＴ　１４ダートと、第１抵抗１３の一端に接続さ
れている。

第１抵抗１３の他端と第３抵抗１５の一端は低’ｌｈ：
源電位入力端子８に接続されている。

ＰチャンネルＭＯ８ＦＥＴ１４のソースは高電源電位入
力端子５に接続されている。ＰチャンネルＭＯ８ＦＥＴ
１４のドレインは出力端子１１と抵抗１５の他端に接続
されている。

７　このように構成された第２の実施例において、関電
源電位入力端子５と低電源電位入力端子８に、・電源電
圧を印加す罎。

このときに、第５図の低電源電位入力端子８（ＶＳＳ）
、ＰチャンネルＭＯ８ＦＥＴ１４のダート電圧（ＶＧ、
）。

出力端子１１の電圧（ＯＵＴ２）をそれぞれ高電源電位
入力端子電圧（ＶＤＩ）　）を基準にして示したのが第
６図（ａ）、第６図（ｂ）の波形である。

まず、電源投入前はＶＤＤ　、’Ｖｃ２　、ＯＵＴ　２
　ハイｆれも６０”ＶじＬ＃レベル）になっている（第
６図のＫの区間）。

次に電源を投入すると、電圧Ｖ８Ｓは電源のもっている
時定数にしたがって所定の電位（たとえば、−５■）ま
で下降する（第６図（ａ）のＶＳＳの波形のり、Ｍ、Ｈ
の区間）。

このとき、ＰチャンネルＭＯ８ＦＥＴ１４のダートには
、電源電圧を第２抵抗１２と第１抵抗１３とで分圧され
た電位が供給されている。

いま、仮に、第２抵抗１２．第１抵抗１３の値が等しい
とすれば、ＰチャンネルＭＯ８ＦＥＴ１４のダートには
ＶＤＤ　／　２の電位が入力されることになる（第６図
（ａ）のＶＧＳＩの波形）。

ＰチャンネルＭＯ８ＦＥＴ１４のスレッショルド電位（
以下、ＶＴＰと略称する）は通常０．７Ｖ程度のため、
ＶＤＤ　−ＶＳＳ間が１．４Ｖ、−）＝ｌ）（（抵抗１
２）＋（抵抗１３））ＸＶＴＰ（抵抗１２） ＫなるまでＰチャンネルＭＯ８ＦＥＴ１４のソース・ド
レイン間が開放し、出力端子１１には抵抗を通してＶＳ
Ｓ電位（”　Ｌ　”レベル）が発生する（第６図（ｂ）
のＬの区間）。

ＶＤＤ　−ｖｓｓ間電位が１．４Ｖ以上になるとＰチャ
ンネルＭＯ８ＦＥＴ　１４のダート電位がｖＴＰを越え
るため、ＰチャンネルＭＯ８ＦＥＴ１４のソース・ドレ
インが導通し、出力端子１１に“Ｈ＃レベルが出力され
る（第６図（ｂ）のＭ、Ｎ区間）。

以上説明したように、電源投入時に発稙するパＬ″レベ
ル信号によシ、電子回路の初期設定全６行えば、オート
クリヤ（パワーオンリセット）として使用することがで
きる。

また、上記の説明では、第２抵抗１２．第１抵抗１３の
値を等しいとしだが、オートクリヤ解除１江圧を高くす
る場合には、第１抵抗１３の値全第２抵抗１２に対して
大きくとればよい。

その例として、第１抵抗１３の値を第２抵抗１２の値の
２倍とし、■ＴＰ−０．７■トスルト、ＶＤＤ　−ＶＳ
Ｓ間が２．ＩＶまで出力端子１１に”　Ｌ　”　レベル
が発生する。

この場合も、第１実施例の場合と同様にＶＴＰとＶＤＤ
　−ＶＳＥＪ間の分圧電位比較のため、瞬間的な電源電
圧低下でも動作する。

第１の実施例では、ＮチャンネルＭＯ８ＦＥＴを、また
第２の実施例ではＰチャンネルＭＯ８Ｆ’ＥＴでそれぞ
れ説明したが、この発明はトランジスタでも構成するこ
とが可能であシ、この側音以下に示す。

この発明の第３の実施例として、ＮＰＮ）ランジスタ１
６を使用した例を第７図に示し、−１：た、第４の実施
例として、ＰＮＰ）ランジスタ全使用した例を第９図に
示す。

まず、第７図に示す第３の実施例の一路図は、第３図の
回路図のＮチャンネルＭＯ８ＦＥＴ９ｉＮＰＮ）フンノ
スタ１６に置換した回路であシ、トランジスタ１６のペ
ースは抵抗６と７との接続点に接続されている。トラン
ジスタ１６のコレクタは出力端子１１と抵抗１０に接続
され、トランジスタ１６のエミッタは低電源電位入力端
子８に接続されている。

動作的にも、トランジスタＪ６のベース電圧力スレッシ
ョルド電圧（ＶＢＥ　；記号としては■ＴＮＰＮとする
）でクランプされる点を除き、全く同様であり、第７図
の各部の波形を第８図（ａ）、第８図（ｂ）に示す。

第９図の回路図は第５図の回路図のＰチャンネルＭＯ８
ＦＥＴ　１４をＰＮＰ）ランジスタ１７に置換した回路
であり、ＰチャンネルＭＯ８ＦＥＴ　１４のケ゛−トは
トランジスタ１７のベースに、また、ソースはエミッタ
に、さらに、ドレインはコレクタにそれぞれ対応してい
る。

動作に関しても、トランジスタ１７のペース電位がスレ
ッショルド電圧（ＶＢＥ　；記号としてはＶＴＰＮＰと
する）でクランプされる点を除き全く同様であり、第９
図の各部の波形図を第１０図（ａ）および第１０図（ｂ
）に示す。

（発明の効果） 以上のように、この発明のオート・クリヤ回路によれば
、第１電源電位入力端子と第２電源電位入力端子間に第
１および第２の抵抗手段を接続し、この第１および第２
の抵抗手段との接続点に第１端子を接続した能動素子全
配置し、この能動素子の第２端子全第２電源電位入力端
子に接続し、能動素子の第３端子全出力端子に接続する
とともに第３の抵抗手段の一端に接続し、第３の抵抗手
段の他端全第１電源電位入力端子に接続し、能動素子の
第１端子がそのスレッショルド電位以上になると能動素
子がオンとなるようにしたので、以下に列挙するごとき
効果を奏する。

（１）従来のように、抵抗とコンデンサによる積分回路
を用いていないため、電源の時定数が大きくても正常に
動作する。

（２）抵抗と能動素子とによ多構成できるため、集積回
路化が容易に行える。

（３）従来のように抵抗とコンデンサによる積分方式で
ないので、瞬間的に電源が低下しても、動作する。した
がって、ノそワーオンリセットだけでなく、パワーフェ
イルディテクタとしても動作する。

【図面の簡単な説明】 第１図は従来のオート・クリヤＩＱ１路の回路図５第２
図は第１図のオート・クリヤ回路の各部の′電圧波形図
、第３図にこの発明のオート・クリヤ回路の一実施例の
回路図、第４図は第３図のオート・クリヤ回路の各部の
電圧波形図、第５図はこの発明のオート・クリヤ回路の
第２の笑ノｆ＆例の回路図、第６図は第５図のオート・
クリヤ回路の各部の電１玉波形図、第７図はこの発明の
オート・クリヤ回路の第３の実施例の回路図、第８図は
第７図のオー４・クリヤ回路の各部の電圧波形図、第９
図はこの発明のオート・クリヤ回路の第４の実施例の回
路図、第１０図は第９図のオート・クリヤ回路の各部の
電圧波形図である。 ５．８・・・電源電位入力端子、６，１３・・・Ｎチャ
ンネルＭ　ＯＳ　Ｆ’　Ｅ　Ｔ、１０．１５・・・第３
抵抗１，１１・・・出力端子、１４・・・Ｐチャンネル
ＭＯ８ＦＥＴ、１６、・・ＮＰＮ）ランジスタ、１７・
・・ＰＮＰ　）ランジスタ。 ０　・Ｏ 琺　）　） ψト Ｏ−ｃ′ 手続補正書 昭和５゜年Ｇ月１，２日 特許庁長官若　杉　和　失敗 １、事件の表示 昭和５８年　特　許　願第１ｆｉ８２６５　２２、発明
の名称 オート・クリヤ回路 ３、補正をする者 事件どの関係　特　許　出願人 （０２９）沖電気工業株式会社 コート第６５６８号　電話５９１〜３０６５・５０１−
２４５３５、補正命令の日付　昭和　年　月　日（自発
）６４補正の対象 明細書の発明の詳細な説明および図面の簡単な説明の各
欄 ７、補正の内容 別紙の通り ７、　補正の内容 ］）明細書４頁１４行および１５行「第２図（イ）の波
形のＤ区間ｊをＵ第２図（ａ）の波形のＥ区間Ｊと訂正
する。 ２）同７負１３行「作」全削除する。 ３）同１０頁１行「の区間」を「のＬ区間」と訂正する
。 ４）同１７頁１７行ｒ６，１３Ｊ全１９」と訂正する。 ５）ＩＵ１７頁末行ｒ　ＰＮＰ　トランシ“スタ。」を
「ＰＮＰトランジスタ、６，１３・・・第１抵抗、７．
１２・・・第２抵抗。」と訂正する。

Claims (5)

【特許請求の範囲】
1. （１）第１電源電位入力端子と第２電源電位入力端子間
   に直列に第１および第２の抵抗手段を接続し、この第１
   および第２の抵抗手段との接続点に第１端子を接続した
   能動素子を配置し、この能動素子の第２端子を上記第２
   電源電位入力端子に接続し、上記能動素子の第３端子を
   出力端子に接続するとともに第３の抵抗手段の一端に接
   続し、上記第３の抵抗手段の他端を上記第１電源電位入
   力端子に接続し、上記能動素子の第１端子がそのスレッ
   ショルド°電位以上になると上記能動素子がオンとなる
   ようにしてなるオート・クリヤ回路。
2. （２）能動素子はＮチャンネルＭＯ８ＦＥＴとし、その
   第１端子はデートであシかつ第２端子はソースであり、
   第３端子はドレインとし、第１電源電位入力瑞子には高
   電位を印加し、第２電源電位入力端子には低電位を印加
   することを特徴とする特許請求の範囲第１現記ビのオー
   ト・クリヤ回路。
3. （３）能動素子はＰチャンネルＭＯ８ＦＥＴとし、その
   第１端子はゲートであり、かつ第２端子はソースであシ
   、第３端子はドレインとし、第１電源電位入力端子には
   低電位を印加し、第２電源電位入力端子には高電位を印
   加することを特徴とする特許請求の範囲第１項記載のオ
   ート・クリヤ回路。
4. （４）能動素子はＮＰＮ）ランジスタとし、その第１端
   子はペースでＬｊ）かつ第２端子はエミッタであり、第
   ３端子はコレクタとし、第１電源電位入カ端子には高電
   位を印加し、第２電源電位゛入カ端子には低電位を印加
   することを特徴とする特許請求の範囲第１項記載のオー
   ト・クリヤ回路。
5. （５）能動素子はＰＮＰ　）ラシジスタとし、その第１
   端子はペースでありかつ第２端子はエミッタであシ、第
   ３端子はコレクタとし、第１電源電位入カ端子には低電
   位を印加し、第２電源電位人力０？１Ａ子には高電位を
   印加することを特徴とする特許請求の範囲第１項記載の
   オート・クリヤ回路。