JPS606103B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS606103B2 JPS606103B2 JP7405775A JP7405775A JPS606103B2 JP S606103 B2 JPS606103 B2 JP S606103B2 JP 7405775 A JP7405775 A JP 7405775A JP 7405775 A JP7405775 A JP 7405775A JP S606103 B2 JPS606103 B2 JP S606103B2
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- JP
- Japan
- Prior art keywords
- electrode
- drain
- type
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はドレィン耐圧を向上させたＭＯＳ（Ｍｅぬ１‐
０幻ｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置
に関するものである。
０幻ｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置
に関するものである。
第１図は従来の高耐圧ＭＯＳトランジスタの構成を示す
。
。
このトランジスタの製造方法は、まずＮ型基板１上に６
０００〜７０００Ａの酸化膜２を設け「ドレィソ及びソ
ース形成予定部上の酸化膜２を光蝕刻技術により除去し
、この酸化膜除去部より基板１とは反対導電型の不純物
を拡散し、Ｐ＋型ドレィン領域３及びソース領域４を形
成する。次にゲート形成予定部上の酸化膜２を光蝕刻技
術により除去し、それから、形成するＭＯＳトランジス
タの特性に応じた厚みのゲート酸化膜５を設ける。次に
電極取り出しのために、ゲート酸化膜５を光蝕刻技術に
より選択的に除去し、その後全面に電極として使用する
導電膜（通常金属）を被覆し、この導電膜の不要の部分
を光蝕刻技術により除去してドレィソ電極６、ソース電
極７「ゲート電極８を形成する。次にドレィン耐圧を上
げ、ＭＯＳトランジスタのオフセットゾーン（仇ｆｓｅ
ｔゐｎｅ）で電流を流れやすくするために、基板１と逆
導電型の不純物を、イオン注入技術によりドレィンとゲ
ートが自己整合的に連続となるように選択的に導入し、
厚さ１５ｒ程度の薄いＰ‐層９を形成する。この場合ゲ
ート電極８が設置された以外の場所のゲート酸化膜は薄
いので「イオン注入は可能である。その後Ｐ‐層９の活
性化と電極６，７，８の安定化のため、電極材料に許容
される温度により不活性ガス中で加熱処理する。更に素
子の安定化のため、ＣＶＤ（気相成長）技術によりＰＳ
Ｃ保護膜１０を形成するものである。しかしてＭＯＳ型
半導体装置においてドレィン耐圧を上げるには、上記緩
成とし、オフセットゾ−ン長（Ｐ‐層９の長さ）を適当
に長くすれば、初特性的にドレィン耐圧を上げることが
‐ぐきる。ちなみに、基板１の不純物濃度を１び５伽‐
３（Ｎ型）とし、Ｐ‐層９の長さを１５仏、比抵抗Ｐｓ
を４０〜５０ＫＱ／□、厚さＸｉを２０００〜３０００
Ａの条件として１３０〜１５０Ｖまでドレイン耐圧を上
げることができる。ここでＰ‐層９の長さを零〆とすれ
ば通常のＭＯＳトランジスタと同等になり、最大限に上
げ得るドレィン耐圧は８０Ｖまでである。本トランジス
タを温度８９０の雰囲気で通常のオン、オフ動作を繰り
返して動作させると、Ｐ‐層９が比抵抗ｐｓ的に見て高
くなり、ドレイン電流ｌｏが減少し、劣化が早くて通常
の使用に耐え得ることができない。この原因として考え
られるのは、オフセットゾーン上の酸化膜中に存在する
Ｎａ十（ナトリゥムィオン）の影響によるものと考えら
れ、Ｐ‐層９の上部にこの層より更に薄くＮ−層を形成
させることにより、わずかではあるが寿命がのびること
は確認された。このようにすれば、ドレィン電流ｌｏの
小さなトランジスタにおいては改良の点が認められるが
、通常の使用に耐え得る寿命をもつまでにはいたらない
ものである。本発明は上記実情に鑑みてなされたもので
、その目的とするところは、ドレィン電流が変化せず、
長寿命化を期待し得る高耐圧ＭＯＳ型半導体装置を提供
することにある。
０００〜７０００Ａの酸化膜２を設け「ドレィソ及びソ
ース形成予定部上の酸化膜２を光蝕刻技術により除去し
、この酸化膜除去部より基板１とは反対導電型の不純物
を拡散し、Ｐ＋型ドレィン領域３及びソース領域４を形
成する。次にゲート形成予定部上の酸化膜２を光蝕刻技
術により除去し、それから、形成するＭＯＳトランジス
タの特性に応じた厚みのゲート酸化膜５を設ける。次に
電極取り出しのために、ゲート酸化膜５を光蝕刻技術に
より選択的に除去し、その後全面に電極として使用する
導電膜（通常金属）を被覆し、この導電膜の不要の部分
を光蝕刻技術により除去してドレィソ電極６、ソース電
極７「ゲート電極８を形成する。次にドレィン耐圧を上
げ、ＭＯＳトランジスタのオフセットゾーン（仇ｆｓｅ
ｔゐｎｅ）で電流を流れやすくするために、基板１と逆
導電型の不純物を、イオン注入技術によりドレィンとゲ
ートが自己整合的に連続となるように選択的に導入し、
厚さ１５ｒ程度の薄いＰ‐層９を形成する。この場合ゲ
ート電極８が設置された以外の場所のゲート酸化膜は薄
いので「イオン注入は可能である。その後Ｐ‐層９の活
性化と電極６，７，８の安定化のため、電極材料に許容
される温度により不活性ガス中で加熱処理する。更に素
子の安定化のため、ＣＶＤ（気相成長）技術によりＰＳ
Ｃ保護膜１０を形成するものである。しかしてＭＯＳ型
半導体装置においてドレィン耐圧を上げるには、上記緩
成とし、オフセットゾ−ン長（Ｐ‐層９の長さ）を適当
に長くすれば、初特性的にドレィン耐圧を上げることが
‐ぐきる。ちなみに、基板１の不純物濃度を１び５伽‐
３（Ｎ型）とし、Ｐ‐層９の長さを１５仏、比抵抗Ｐｓ
を４０〜５０ＫＱ／□、厚さＸｉを２０００〜３０００
Ａの条件として１３０〜１５０Ｖまでドレイン耐圧を上
げることができる。ここでＰ‐層９の長さを零〆とすれ
ば通常のＭＯＳトランジスタと同等になり、最大限に上
げ得るドレィン耐圧は８０Ｖまでである。本トランジス
タを温度８９０の雰囲気で通常のオン、オフ動作を繰り
返して動作させると、Ｐ‐層９が比抵抗ｐｓ的に見て高
くなり、ドレイン電流ｌｏが減少し、劣化が早くて通常
の使用に耐え得ることができない。この原因として考え
られるのは、オフセットゾーン上の酸化膜中に存在する
Ｎａ十（ナトリゥムィオン）の影響によるものと考えら
れ、Ｐ‐層９の上部にこの層より更に薄くＮ−層を形成
させることにより、わずかではあるが寿命がのびること
は確認された。このようにすれば、ドレィン電流ｌｏの
小さなトランジスタにおいては改良の点が認められるが
、通常の使用に耐え得る寿命をもつまでにはいたらない
ものである。本発明は上記実情に鑑みてなされたもので
、その目的とするところは、ドレィン電流が変化せず、
長寿命化を期待し得る高耐圧ＭＯＳ型半導体装置を提供
することにある。
以下第２図を参照して本発明の一実施例を説明する。
図示する如く本実施例の半導体装置は〜第１図の如きト
ランジスタを得て後もオフセットゾーン（Ｐ−層９）上
の絶縁層亀０上またはこの部分を含むトランジスタ全面
に導伝性材料（電極）１１を設けたものである。実際に
は〜真空蒸着法によりアルミを蒸着し、光員虫刻技術に
よりオフセットゾーン上の絶縁膜上またはこの部分を含
むトランジスタ全面のアルミのみ残して電極１１を形成
した。そしてこの電極１１を負の電位に保ち、この下の
トランジスタのオン、オフ寿命試験を行なったところ、
温度８５午０の雰囲気においてドレィン電流ＩＤはほと
んど変化なく、通常の使用に耐え得ることが判明した。
また電極ＧＩを零電位（接地）として前記と同様の寿命
試験を行なったところ、安定に動作するが「前述の如く
負電位とした場合の方がより効果が大であることが判明
した。なお本発明は上記実施例に限られることなくも第
３図に示す如くＰ‐層９を形成後にこれと反対導電型の
不純物を導入し、Ｎ‐層亀２を形成して更に長寿命化を
はかる等ｔ種々の応用が可能である。
ランジスタを得て後もオフセットゾーン（Ｐ−層９）上
の絶縁層亀０上またはこの部分を含むトランジスタ全面
に導伝性材料（電極）１１を設けたものである。実際に
は〜真空蒸着法によりアルミを蒸着し、光員虫刻技術に
よりオフセットゾーン上の絶縁膜上またはこの部分を含
むトランジスタ全面のアルミのみ残して電極１１を形成
した。そしてこの電極１１を負の電位に保ち、この下の
トランジスタのオン、オフ寿命試験を行なったところ、
温度８５午０の雰囲気においてドレィン電流ＩＤはほと
んど変化なく、通常の使用に耐え得ることが判明した。
また電極ＧＩを零電位（接地）として前記と同様の寿命
試験を行なったところ、安定に動作するが「前述の如く
負電位とした場合の方がより効果が大であることが判明
した。なお本発明は上記実施例に限られることなくも第
３図に示す如くＰ‐層９を形成後にこれと反対導電型の
不純物を導入し、Ｎ‐層亀２を形成して更に長寿命化を
はかる等ｔ種々の応用が可能である。
以上説明した如く本発明によれば、オフセットゾーン上
に電極を設け、これを零または負電位としたので「ドレ
ィン電流が変化せず、長寿命化された高耐圧ＭＯＳ型半
導体装置が提供できるものである。
に電極を設け、これを零または負電位としたので「ドレ
ィン電流が変化せず、長寿命化された高耐圧ＭＯＳ型半
導体装置が提供できるものである。
第１図は従来の高耐圧ＭＯＳ型半導体装置の断面的構成
図、第２図は本発明の一実施例の断面的構成図、第３図
は本発明の他の実施例の断面的構成図である。 １…基板、３…ドレィント４・・・ソースト５…ゲート
酸化膜、８…ゲート電極、９…Ｐ‐層、１０…ＰＳＯ保
護膜、１ １・・・電極。 オＪ図 オ２図 才）図
図、第２図は本発明の一実施例の断面的構成図、第３図
は本発明の他の実施例の断面的構成図である。 １…基板、３…ドレィント４・・・ソースト５…ゲート
酸化膜、８…ゲート電極、９…Ｐ‐層、１０…ＰＳＯ保
護膜、１ １・・・電極。 オＪ図 オ２図 才）図
Claims (1)
- １ Ｎ型基板上のＰ型ソース及びＰ型ドレイン間の一部
にＰ型の薄い層を形成したＭＯＳ型半導体装置において
、前記薄い層上の絶縁膜上のみまたはこの部分を含むＭ
ＯＳ型半導体素子上のみに電極を設け、この電極を零ま
たは負電位に保持することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7405775A JPS606103B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7405775A JPS606103B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51150283A JPS51150283A (en) | 1976-12-23 |
| JPS606103B2 true JPS606103B2 (ja) | 1985-02-15 |
Family
ID=13536168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7405775A Expired JPS606103B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606103B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123606U (ja) * | 1986-01-27 | 1987-08-06 |
-
1975
- 1975-06-18 JP JP7405775A patent/JPS606103B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123606U (ja) * | 1986-01-27 | 1987-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51150283A (en) | 1976-12-23 |
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