JPS6059601B2 - 状態変化検出装置 - Google Patents
状態変化検出装置Info
- Publication number
- JPS6059601B2 JPS6059601B2 JP14264981A JP14264981A JPS6059601B2 JP S6059601 B2 JPS6059601 B2 JP S6059601B2 JP 14264981 A JP14264981 A JP 14264981A JP 14264981 A JP14264981 A JP 14264981A JP S6059601 B2 JPS6059601 B2 JP S6059601B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- state change
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
本発明は微分回路を用いてデジタル入力の状態変化を
検出する状態変化検出装置に係わり、特に構成の簡略化
と信頼性の向上を図つた状態変化検出装置に関する。
検出する状態変化検出装置に係わり、特に構成の簡略化
と信頼性の向上を図つた状態変化検出装置に関する。
従来プロセス入出力（以下、ＰＩＯと称する）装置に
おけるデジタル入力の状態変化を検出するのに、抵抗、
コンデンサからなる微分回路を使用している。
おけるデジタル入力の状態変化を検出するのに、抵抗、
コンデンサからなる微分回路を使用している。
然し乍ら、かかる回路を使用した状態変化検出では、
入力点数の増加及び状態変化でも立上り／立下りの両方
を満たすためには、入力点数の２倍の微分回路が必要と
なり、部品数が多くなつて装・置構成力ｆ複雑になると
いう問題がある。
入力点数の増加及び状態変化でも立上り／立下りの両方
を満たすためには、入力点数の２倍の微分回路が必要と
なり、部品数が多くなつて装・置構成力ｆ複雑になると
いう問題がある。
また、従来の微分回路はその性質上、同一プリント板上
に状態変化の立上り／立下り／無視を混在させることが
混難であるため、入力信号に合わせて立上り用、立下り
用、検出機能無し用を夫々各種製作しているのが現状で
ある。本発明は上記のような事情に鑑みて成されたもの
で、その目的はＰＩ（）のデジタル入力における立上り
入力、立下り入力、立上り立下りの両人力およびその禁
止の状態変化検出を１点毎に任意に行なうことができる
構成が簡単で信頼性の高い状態変化検出装置を提供する
ことにある。
に状態変化の立上り／立下り／無視を混在させることが
混難であるため、入力信号に合わせて立上り用、立下り
用、検出機能無し用を夫々各種製作しているのが現状で
ある。本発明は上記のような事情に鑑みて成されたもの
で、その目的はＰＩ（）のデジタル入力における立上り
入力、立下り入力、立上り立下りの両人力およびその禁
止の状態変化検出を１点毎に任意に行なうことができる
構成が簡単で信頼性の高い状態変化検出装置を提供する
ことにある。
上記目的を達成するために本発明では、外部から与えら
れるデジタル信号に状態変化が生じた場合にこれを検出
し、入出力バスを介して中央処理装置（ＣＰＵ）へ信号
割込要求を発生するようにした状態変化検出装置におい
て、上記デジタル信号を取込むための基本クロック信号
を発生する水晶発振回路と、この水晶発振回路からの基
本クロック信号を分周し上記デジタル信号を取込むため
のロード信号およびデコーダのためのデコーダ信号を発
生するカウンタと、上記デジタル信号を当該ロード信号
により組込み上記基本クロック信号で順次シフトして出
力する第１のシフトレジスタと、この第１のシフトレジ
スタからの出力を上記基本クロック信号て順次シフトし
て出力する第２のシフトレジスタと、１点毎の状態を上
記カウンタからのデコーダ信号でデコードするデコーダ
と、１点毎にオン・オフおよびデテクト禁止の状態変化
を設定する設定部と、上記第１および第２のシフトレジ
スタと設定部からの各出力信号および上記基本クロック
信号を入力とし、入力の何点目がいかなる設定になつて
いるかを出力するセレクタと、上記第１および第２のシ
フトレジスタからの各出力を入力とし両者の排他的論理
和を判定一して状態変化検出信号を出力する第１のゲー
ト回路と、この第１のゲート回路からの状態変化検出信
号と上記セレクタからの出力（検出許可出力）を入力と
し両者の論理積出力を上記割込要求信号として送出する
第２のゲート回路とを具備して構．成するようにしたこ
とを特徴とする。
れるデジタル信号に状態変化が生じた場合にこれを検出
し、入出力バスを介して中央処理装置（ＣＰＵ）へ信号
割込要求を発生するようにした状態変化検出装置におい
て、上記デジタル信号を取込むための基本クロック信号
を発生する水晶発振回路と、この水晶発振回路からの基
本クロック信号を分周し上記デジタル信号を取込むため
のロード信号およびデコーダのためのデコーダ信号を発
生するカウンタと、上記デジタル信号を当該ロード信号
により組込み上記基本クロック信号で順次シフトして出
力する第１のシフトレジスタと、この第１のシフトレジ
スタからの出力を上記基本クロック信号て順次シフトし
て出力する第２のシフトレジスタと、１点毎の状態を上
記カウンタからのデコーダ信号でデコードするデコーダ
と、１点毎にオン・オフおよびデテクト禁止の状態変化
を設定する設定部と、上記第１および第２のシフトレジ
スタと設定部からの各出力信号および上記基本クロック
信号を入力とし、入力の何点目がいかなる設定になつて
いるかを出力するセレクタと、上記第１および第２のシ
フトレジスタからの各出力を入力とし両者の排他的論理
和を判定一して状態変化検出信号を出力する第１のゲー
ト回路と、この第１のゲート回路からの状態変化検出信
号と上記セレクタからの出力（検出許可出力）を入力と
し両者の論理積出力を上記割込要求信号として送出する
第２のゲート回路とを具備して構．成するようにしたこ
とを特徴とする。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は、本発明による状態変化検出の概要を示したも
のである。
のである。
図において状態変化検出装置・１は外部から与えられる
デジタル信号Ｄに状態変化が生じると、それを検出し入
出力バスを介してＣＰＵ（中央処理装置）３に割込要求
Ｗを発生するもので、その詳細な構成はつぎのようにな
つている。第２図は状態変化検出装置１の構成例をブロ
ック的に示したものである。図において、水晶発振回路
０Ｓは外部のデジタル信号Ｄを取込むために、周波数が
例えば５ＭＨｚの基本クロック信号φ１，φ２を発生す
るものである。カウンタＣＴＲは、基本クロック信号φ
１を１紛周して外部のデジタル信号Ｄをシフトレジスタ
ＳＲＡに取込むためのロード信号１０Ｄおよびデコーダ
ＦＤＣ，．ＮＤＣのための信号ＣＮＴｌ〜４を発生する
ｌものである。また、シフトレジスタＳＲＡは外部のデ
ジタル信号Ｄをロード信号１０Ｄにより組込み、基本ク
ロック信号φ１で順次シフトし信号ＮＤｌとして出力す
るものである。そして、この次段のシフトレジスタＳＲ
Ｂは、前段のシフトレジスタＳＲＡの出力ＮＤｌをさら
に基本クロック信号φ１で順次シフトし信号０Ｄ１とし
て出力する。入力回路１Ｃは、外部からのデジタル信号
Ｄ１〜１６を内部回路用に変換する回路である。一方デ
コーダＦＤＣ．．ＮＤＣは、１点毎の状態変化をカウン
タＣＴＲの出力ＣＮＴｌ〜４で夫々デコードするもので
ある。
デジタル信号Ｄに状態変化が生じると、それを検出し入
出力バスを介してＣＰＵ（中央処理装置）３に割込要求
Ｗを発生するもので、その詳細な構成はつぎのようにな
つている。第２図は状態変化検出装置１の構成例をブロ
ック的に示したものである。図において、水晶発振回路
０Ｓは外部のデジタル信号Ｄを取込むために、周波数が
例えば５ＭＨｚの基本クロック信号φ１，φ２を発生す
るものである。カウンタＣＴＲは、基本クロック信号φ
１を１紛周して外部のデジタル信号Ｄをシフトレジスタ
ＳＲＡに取込むためのロード信号１０Ｄおよびデコーダ
ＦＤＣ，．ＮＤＣのための信号ＣＮＴｌ〜４を発生する
ｌものである。また、シフトレジスタＳＲＡは外部のデ
ジタル信号Ｄをロード信号１０Ｄにより組込み、基本ク
ロック信号φ１で順次シフトし信号ＮＤｌとして出力す
るものである。そして、この次段のシフトレジスタＳＲ
Ｂは、前段のシフトレジスタＳＲＡの出力ＮＤｌをさら
に基本クロック信号φ１で順次シフトし信号０Ｄ１とし
て出力する。入力回路１Ｃは、外部からのデジタル信号
Ｄ１〜１６を内部回路用に変換する回路である。一方デ
コーダＦＤＣ．．ＮＤＣは、１点毎の状態変化をカウン
タＣＴＲの出力ＣＮＴｌ〜４で夫々デコードするもので
ある。
オフデテクト許可／禁示用スイッチＳＡｌオンデテクト
許可／禁示用スイッチＳＢは、１点毎にオンデテクト、
オフデテクト、オン／オフ両方デテクトおよびデテクト
禁止の設定を行なうものである。またセレクタＳＥＬは
、上記信号０Ｄ１，ＮＤ１φ２および各デテクト許可／
禁示用スイッチＳＡ，ＳＢからの信号ＦＤＴ，ＮＤＴを
入力し、入力の何点目がどういう設定になつているかを
示す信号ＳＥｌを出力するものである。さらに、第１の
ゲート回路としての排他的論理和回路（以下、デテクタ
と称する）ＸｉＲは、上記各シフトレジスタＳＲＡ，Ｓ
ＲＢからの各出力ＮＤｌ，ＯＤｌを入力とし、両者の排
他的論理和つまり各出力が異なつていることを判定して
状態変化検出信号ＤＴｌを出力するものてある。さらに
また、第２のゲート回路としての割込発生用の論理積回
路（以下、割込発生用ゲートと称する）ＡＴＮＧは、上
記デテクタＸ６Ｒからの状態変化検出信号ＤＴｌと上記
セレクタＳＥＬからの出力てある検出許可信号ＳＥｌを
入力とし、両者の論理積出力を割込信号ＤＴ２として送
出するものである。割込フリップフロップＡＴＮＦは、
割込（発生用ゲート）信号ＤＴ２によリセットされ、前
記ＣＰＵ３が割込み要求ｗを受付けるとリセットされる
ものである。次に、かかる装置の作用について述べる。
許可／禁示用スイッチＳＢは、１点毎にオンデテクト、
オフデテクト、オン／オフ両方デテクトおよびデテクト
禁止の設定を行なうものである。またセレクタＳＥＬは
、上記信号０Ｄ１，ＮＤ１φ２および各デテクト許可／
禁示用スイッチＳＡ，ＳＢからの信号ＦＤＴ，ＮＤＴを
入力し、入力の何点目がどういう設定になつているかを
示す信号ＳＥｌを出力するものである。さらに、第１の
ゲート回路としての排他的論理和回路（以下、デテクタ
と称する）ＸｉＲは、上記各シフトレジスタＳＲＡ，Ｓ
ＲＢからの各出力ＮＤｌ，ＯＤｌを入力とし、両者の排
他的論理和つまり各出力が異なつていることを判定して
状態変化検出信号ＤＴｌを出力するものてある。さらに
また、第２のゲート回路としての割込発生用の論理積回
路（以下、割込発生用ゲートと称する）ＡＴＮＧは、上
記デテクタＸ６Ｒからの状態変化検出信号ＤＴｌと上記
セレクタＳＥＬからの出力てある検出許可信号ＳＥｌを
入力とし、両者の論理積出力を割込信号ＤＴ２として送
出するものである。割込フリップフロップＡＴＮＦは、
割込（発生用ゲート）信号ＤＴ２によリセットされ、前
記ＣＰＵ３が割込み要求ｗを受付けるとリセットされる
ものである。次に、かかる装置の作用について述べる。
まず、外部から入力回路１Ｃにデジタル信号Ｄ１〜１６
が入力される。この入力信号を、水晶発振回路Ｇでシフ
トレジスタＳＲＡに６．４μＳ間隔で並列に１６，へ分
同時にロードＬ′０Ｄする。ロードされた入力信号は、
４００ｒ１ｓのクロック信号φ１によりシフトレジスタ
ＳＲＡで順次シフトされ最下位ビットＯから信号ＮＤｌ
として出力される。この出力ＮＤｌは、次段のシフトレ
ジスタＳＲＢにも最下位ビット１５から入り、４００ｒ
１ｓのクロック信号φ１で順次シフトされ最下位ビット
０からの信号０Ｄ１として出力される。この２つのシフ
トレジスタＳＲＡｌＳＲＢは１６ビットで構成されてお
り、第１ビット目に入力した信号が出力ＮＤｌされるの
は１６クロック後（４００ｒ１Ｓ×１６＝６．４φＳ）
である。そして、このシフトレジスタＳＲＡの出力ＮＤ
ｌとシフトレジスタＳＲＡＳＲＢの出力６Ｄ１とをデテ
クタＸ闇Ｒで比較し、この時に２つの出力ＮＤｌ，ＯＤ
ｌが異なつていれば（つまり入力に状態変化があつたと
いうこと）検出信号ＤＴｌを出力する。この信号ＤＴｌ
の論理式はＤＴｌ＝酊Ｊ６Ｄｌ＋ＮＤｌ・″０Ｄ１で表
わされる。以上が状態変化検出の動作である。次に、１
点毎にオンデテクト、オフデテクト、オンオフ両方デテ
クト、デテクト禁止の動作であるが、水晶発振回路０Ｓ
から出力される４００ｎＳのクロック信号φ１をカウン
タＣＴＲで１紛周し、その出力ＣＮＴｌ〜４をオフデテ
クト用デコーダＦＤＣとオンデテクト用デコーダＮＤＣ
に与える。
が入力される。この入力信号を、水晶発振回路Ｇでシフ
トレジスタＳＲＡに６．４μＳ間隔で並列に１６，へ分
同時にロードＬ′０Ｄする。ロードされた入力信号は、
４００ｒ１ｓのクロック信号φ１によりシフトレジスタ
ＳＲＡで順次シフトされ最下位ビットＯから信号ＮＤｌ
として出力される。この出力ＮＤｌは、次段のシフトレ
ジスタＳＲＢにも最下位ビット１５から入り、４００ｒ
１ｓのクロック信号φ１で順次シフトされ最下位ビット
０からの信号０Ｄ１として出力される。この２つのシフ
トレジスタＳＲＡｌＳＲＢは１６ビットで構成されてお
り、第１ビット目に入力した信号が出力ＮＤｌされるの
は１６クロック後（４００ｒ１Ｓ×１６＝６．４φＳ）
である。そして、このシフトレジスタＳＲＡの出力ＮＤ
ｌとシフトレジスタＳＲＡＳＲＢの出力６Ｄ１とをデテ
クタＸ闇Ｒで比較し、この時に２つの出力ＮＤｌ，ＯＤ
ｌが異なつていれば（つまり入力に状態変化があつたと
いうこと）検出信号ＤＴｌを出力する。この信号ＤＴｌ
の論理式はＤＴｌ＝酊Ｊ６Ｄｌ＋ＮＤｌ・″０Ｄ１で表
わされる。以上が状態変化検出の動作である。次に、１
点毎にオンデテクト、オフデテクト、オンオフ両方デテ
クト、デテクト禁止の動作であるが、水晶発振回路０Ｓ
から出力される４００ｎＳのクロック信号φ１をカウン
タＣＴＲで１紛周し、その出力ＣＮＴｌ〜４をオフデテ
クト用デコーダＦＤＣとオンデテクト用デコーダＮＤＣ
に与える。
これにより、デコーダＦＤＣ，ＮＤＣではそれに対応し
た出力を送出する（０〜１５）。またオンデテクト許可
／禁止はスイッチＳＡで、オンデテクト許可／禁止はス
イッチＳＢで行なう。（これらの設定は、入力が１６，
へなのでＩ帽用意されている）そして、このデコーダＦ
ＤＣ，ＮＤＣとスイッチでＳＡ，ＳＢで１点毎の設定状
態を出力（オフデテクトニＦＤＴｌオンデテクトニＮＤ
Ｔ）してセレクタＳＥＬに与える。セレクタＳＥＬでは
、前述した設定状態をセレクト信号にして１点毎の状態
を決める。つまり、となりセレクタＳＥＬの出力ＳＥｌ
と状態変化検出出力ＤＴｌとのアンドて割込発生用ゲー
トＡＴＮＧにて割込要因を作成する（ＤＴ２）。
た出力を送出する（０〜１５）。またオンデテクト許可
／禁止はスイッチＳＡで、オンデテクト許可／禁止はス
イッチＳＢで行なう。（これらの設定は、入力が１６，
へなのでＩ帽用意されている）そして、このデコーダＦ
ＤＣ，ＮＤＣとスイッチでＳＡ，ＳＢで１点毎の設定状
態を出力（オフデテクトニＦＤＴｌオンデテクトニＮＤ
Ｔ）してセレクタＳＥＬに与える。セレクタＳＥＬでは
、前述した設定状態をセレクト信号にして１点毎の状態
を決める。つまり、となりセレクタＳＥＬの出力ＳＥｌ
と状態変化検出出力ＤＴｌとのアンドて割込発生用ゲー
トＡＴＮＧにて割込要因を作成する（ＤＴ２）。
また、この割込要因で割込フリップフロップＡＴＮＦに
より割込を発生させ、ＣＰＵはこの割込要求ｗで１６点
の入力部の状態を読込む。第３図は、入力の８点目をオ
フデテクト禁止、オンデテクト許可とした時のタイミン
グチャート図を示すものてある。図において、φ１，φ
２は水晶発振回路０Ｓからの出力であり、周期が約４０
０ｒ１Ｓで動作している。ＣＮＴｌ〜３はカウンタＣＴ
Ｒの出力てあり、１６分周されたものでデコーダ下ＤＣ
，ＮＤＣへの信号となつている。また、シフトレジスタ
ＳＲＡに入力のデータをロードする信号Ｌ（）Ｄは６．
４μＳおきに出力されている。この状態で、入力の８点
目Ｄｌ７を例にとつて説明すると、８点目の入力がオン
になりＬ”６Ｄ＝４゜０゛の時シフトレジスタＳＲＡに
取込まれ、信号φ１の８発目で出力ＮＤｌが現われてく
る。この≧時、次段のシフトレジスタＳＲＢの出力０Ｄ
１とで比較すると、（その出力０Ｄ１には、出力ＮＤｌ
より６．４μＳ前の状態が出力されている）変化がある
ため（オフ−オンに変つた）状態変化検出信号ＤＴｌを
出力する。また、セレクタＳＥＬの出力ＳＥｌとして７
点目のデテクト（スイッチで設定）状態が出力されてい
るので、この２つの信号で割込の要因を作成する。この
ように、外部から与えられるデジタル信号Ｄに状態変化
が生じた場合にそれを検出し、入出力バス２を介して中
央処理装置ＣＰＵ３に割込要求Ｗを発生するような状態
変化検出装置において、上記デジタル信号Ｄを取込むた
めに基本クロック信号φ１，φ２を発生する水晶発振回
路０Ｓと、この水晶発振回路０Ｓからの基本クロック信
号φ１を１紛周し上記デジタル信号Ｄを取込むためのロ
ード信号ＬＯＤおよびデコードのためデコーダ信号ＣＮ
Ｔを発生するカウンタＣＴＲと、上記デジタル信号Ｄを
該ロード信号１０Ｄにより取込み上記基本クロック信号
φ１で順次シフトして出力する第１のシフトレジスタＳ
ＲＡと、この第１のシフトレジスタＳＲＡの出力ＮＤｌ
を上記基本クロック信号φ１で順次シフトし出力する第
２のシフトレジスタＳＲＢと、１点毎の状態を上記カウ
ンタＣＴＲからのデコーダ信号ＣＮＴでデコードするデ
コーダ下ＤＣ，ＮＤＣと、１点毎にオン、オフおよびデ
テクト禁止の状態変化を設定する設定部としてのオン，
オフデテクト許可／禁止用スイッチＳＡ，ＳＢと、上記
第１、第２のシフトレジスタＳＲＡ，ＳＲＢと設定部と
してのスイッチＳＡ，ＳＢの各出力信号および上記基本
クロック信号φ２を入力して入力の何点目がいかなる設
定になつているかを出力するセレクタＳＥＬと、上記第
１および第２のシフトレジスタＳＲＡ，ＳＲＢからの出
力ＮＤｌ，ＯＤｌを入力し両者を比較して異なつている
時状態変化かあると判定して状態変化検出信号ＤＴｌを
出力するデテクタＸ間Ｒと、このデテクタＸσＲからの
状態変化検出信号ＤＴｌと上記セレクタＳＥＬからの出
力（検出許可出力）ＳＥｌとを入力した時その出力ＤＴ
２を割込フリップフロップＡＴＮＦを介し上記割込要求
Ｗとして送出する割込発生用ゲートＡＴＮＧとから状態
変化検出装置を構成するようにしたものである。
より割込を発生させ、ＣＰＵはこの割込要求ｗで１６点
の入力部の状態を読込む。第３図は、入力の８点目をオ
フデテクト禁止、オンデテクト許可とした時のタイミン
グチャート図を示すものてある。図において、φ１，φ
２は水晶発振回路０Ｓからの出力であり、周期が約４０
０ｒ１Ｓで動作している。ＣＮＴｌ〜３はカウンタＣＴ
Ｒの出力てあり、１６分周されたものでデコーダ下ＤＣ
，ＮＤＣへの信号となつている。また、シフトレジスタ
ＳＲＡに入力のデータをロードする信号Ｌ（）Ｄは６．
４μＳおきに出力されている。この状態で、入力の８点
目Ｄｌ７を例にとつて説明すると、８点目の入力がオン
になりＬ”６Ｄ＝４゜０゛の時シフトレジスタＳＲＡに
取込まれ、信号φ１の８発目で出力ＮＤｌが現われてく
る。この≧時、次段のシフトレジスタＳＲＢの出力０Ｄ
１とで比較すると、（その出力０Ｄ１には、出力ＮＤｌ
より６．４μＳ前の状態が出力されている）変化がある
ため（オフ−オンに変つた）状態変化検出信号ＤＴｌを
出力する。また、セレクタＳＥＬの出力ＳＥｌとして７
点目のデテクト（スイッチで設定）状態が出力されてい
るので、この２つの信号で割込の要因を作成する。この
ように、外部から与えられるデジタル信号Ｄに状態変化
が生じた場合にそれを検出し、入出力バス２を介して中
央処理装置ＣＰＵ３に割込要求Ｗを発生するような状態
変化検出装置において、上記デジタル信号Ｄを取込むた
めに基本クロック信号φ１，φ２を発生する水晶発振回
路０Ｓと、この水晶発振回路０Ｓからの基本クロック信
号φ１を１紛周し上記デジタル信号Ｄを取込むためのロ
ード信号ＬＯＤおよびデコードのためデコーダ信号ＣＮ
Ｔを発生するカウンタＣＴＲと、上記デジタル信号Ｄを
該ロード信号１０Ｄにより取込み上記基本クロック信号
φ１で順次シフトして出力する第１のシフトレジスタＳ
ＲＡと、この第１のシフトレジスタＳＲＡの出力ＮＤｌ
を上記基本クロック信号φ１で順次シフトし出力する第
２のシフトレジスタＳＲＢと、１点毎の状態を上記カウ
ンタＣＴＲからのデコーダ信号ＣＮＴでデコードするデ
コーダ下ＤＣ，ＮＤＣと、１点毎にオン、オフおよびデ
テクト禁止の状態変化を設定する設定部としてのオン，
オフデテクト許可／禁止用スイッチＳＡ，ＳＢと、上記
第１、第２のシフトレジスタＳＲＡ，ＳＲＢと設定部と
してのスイッチＳＡ，ＳＢの各出力信号および上記基本
クロック信号φ２を入力して入力の何点目がいかなる設
定になつているかを出力するセレクタＳＥＬと、上記第
１および第２のシフトレジスタＳＲＡ，ＳＲＢからの出
力ＮＤｌ，ＯＤｌを入力し両者を比較して異なつている
時状態変化かあると判定して状態変化検出信号ＤＴｌを
出力するデテクタＸ間Ｒと、このデテクタＸσＲからの
状態変化検出信号ＤＴｌと上記セレクタＳＥＬからの出
力（検出許可出力）ＳＥｌとを入力した時その出力ＤＴ
２を割込フリップフロップＡＴＮＦを介し上記割込要求
Ｗとして送出する割込発生用ゲートＡＴＮＧとから状態
変化検出装置を構成するようにしたものである。
従つて、次のような効果が得られるものである。
（１）従来状態変化検出にあたつて抵抗コンデンサから
なる微分回路を使用していたものを集積回路を使用する
ようにしているため、入力点数が増加したり、或いは、
立上り／立下りの両方の状態変化を検出するような場合
ても、それとは．無関係に一回路にてまかなえ、もつと
部分数を大幅に削減して装置構成の簡略化を図ることが
できる。
なる微分回路を使用していたものを集積回路を使用する
ようにしているため、入力点数が増加したり、或いは、
立上り／立下りの両方の状態変化を検出するような場合
ても、それとは．無関係に一回路にてまかなえ、もつと
部分数を大幅に削減して装置構成の簡略化を図ることが
できる。
（２）各点毎に入力信号の立上り、立下りの検出が任意
に指定でき、また禁止することも各点毎に任意に行なう
ことができる。
に指定でき、また禁止することも各点毎に任意に行なう
ことができる。
（３）状態変化の立上り／立下り／無視の検出機能を混
在させるため、立上り用、立下り用および検出機能無し
用を夫々別個に構成する必要がなくなる。
在させるため、立上り用、立下り用および検出機能無し
用を夫々別個に構成する必要がなくなる。
（４）シフト回路を使用しているので、入力信号のフィ
ルタ効果も得られるのてある。
ルタ効果も得られるのてある。
尚、本発明は上記実施例に限定されるものではノない。
（１）上記スイッチに代えてＲ６ＭｌあるいはＣＰＵよ
り自由に書込みが可能でかつ電源がオフしても内容が確
壊されない不揮発生ＲＡＭを用いてもよいものである。
−（２）並列に読込むビット長を増減する場合は、ＳＲ
Ａ，ＳＲＢ，カウンタＣＴＲ，デコーダＦＤＣ，ＮＤＣ
をビット長に合わせて変えるようにすればよい。その他
、本発明はその要旨を変更しない範囲”で、種々に変形
して実施することができるものである。
り自由に書込みが可能でかつ電源がオフしても内容が確
壊されない不揮発生ＲＡＭを用いてもよいものである。
−（２）並列に読込むビット長を増減する場合は、ＳＲ
Ａ，ＳＲＢ，カウンタＣＴＲ，デコーダＦＤＣ，ＮＤＣ
をビット長に合わせて変えるようにすればよい。その他
、本発明はその要旨を変更しない範囲”で、種々に変形
して実施することができるものである。
以上説明したように本発明によれはＰＩ′０のディジタ
ル入力における立上り入力、立下り入力、立上り、立下
りの両人力およびその禁止の状態変化検出を１点毎に任
意に行なうことができる構成が簡単て信頼性の高い状態
変化検出装置が提供てきる。
ル入力における立上り入力、立下り入力、立上り、立下
りの両人力およびその禁止の状態変化検出を１点毎に任
意に行なうことができる構成が簡単て信頼性の高い状態
変化検出装置が提供てきる。
【図面の簡単な説明】
第１図は本発明による状態変化検出の慨要を示す図、第
２図は本発明の一実施例を示す構成ブロック図、第３図
は本発明の作用を説明するためのタイムチャート図であ
る。 １・・・・・状態変化検出装置、２・・・・・・入出力
バス、３・・・・・・ＣＰＵ．．ＯＳ・・・・・・水晶
発振回路、ＣＴＲ・・・・・・カウンタ、ＳＲＡ，ＳＲ
Ｂ・・・・・・シフトレジスタ、ＩＣ・・・・・・入力
回路、ＦＤＣ，ＮＤＣ・・・・・・デコーダ、ＳＡ，Ｓ
Ｂ・・・・オフ、オンデテクトスイツチ、ＳＥＬ・・・
・・・セレクタ、Ｘ′０Ｒ・・・・・・デテクタ、ＡＴ
ＮＧ・・・．・・割込信発生用ゲート、ＡＴＮＦ・・・
・・・割込フリップフロップ。
２図は本発明の一実施例を示す構成ブロック図、第３図
は本発明の作用を説明するためのタイムチャート図であ
る。 １・・・・・状態変化検出装置、２・・・・・・入出力
バス、３・・・・・・ＣＰＵ．．ＯＳ・・・・・・水晶
発振回路、ＣＴＲ・・・・・・カウンタ、ＳＲＡ，ＳＲ
Ｂ・・・・・・シフトレジスタ、ＩＣ・・・・・・入力
回路、ＦＤＣ，ＮＤＣ・・・・・・デコーダ、ＳＡ，Ｓ
Ｂ・・・・オフ、オンデテクトスイツチ、ＳＥＬ・・・
・・・セレクタ、Ｘ′０Ｒ・・・・・・デテクタ、ＡＴ
ＮＧ・・・．・・割込信発生用ゲート、ＡＴＮＦ・・・
・・・割込フリップフロップ。
Claims (1)
- １ 外部から与えられるデジタル信号に状態変化が生じ
た場合にこれを検出し、入出力バスを介して中央処理装
置（ＣＰＵ）へ信号割込要求を発生するようにした状態
変化検出装置において、前記デジタル信号を取込むため
の基本クロック信号を発生する水晶発振回路と、この水
晶発振回路からの基本クロック信号を分周し前記デジタ
ル信号を取込むためのロード信号およびデコーダのため
のデコーダ信号を発生するカウンタと、前記デジタル信
号を当該ロード信号により取込み前記基本クロック信号
で順次シフトして出力する第１のシフトレジスタと、こ
の第１のシフトレジスタからの出力を前記基本クロック
信号で順次シフトして出力する第２のシフトレジスタと
、１点毎の状態を前記カウンタからのデコーダ信号でデ
コードするデコーダと、１点毎にオン、オフおよびデテ
クト禁止の状態変化を設定する設定部と、前記第１およ
び第２のシフトレジスタと設定部からの各出力信号およ
び前記基本クロック信号を入力とし、入力の何点目がき
かなる設定になつているかを出力するセレクタと、前記
第１および第２のシフトレジスタからの各出力を入力と
して両者の排他的論理和を判定して状態変化検出信号を
出力する第１のゲート回路と、この第１のゲート回路か
らの状態変化検出信号と前記セレクタからの出力（検出
許可出力）を入力とし両者の論理積出力を前記割込要求
信号として送出する第２のゲート回路とを具備して成る
ことを特徴とする状態変化検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14264981A JPS6059601B2 (ja) | 1981-09-10 | 1981-09-10 | 状態変化検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14264981A JPS6059601B2 (ja) | 1981-09-10 | 1981-09-10 | 状態変化検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844509A JPS5844509A (ja) | 1983-03-15 |
| JPS6059601B2 true JPS6059601B2 (ja) | 1985-12-26 |
Family
ID=15320262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14264981A Expired JPS6059601B2 (ja) | 1981-09-10 | 1981-09-10 | 状態変化検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059601B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700326A (en) * | 1984-06-04 | 1987-10-13 | Fabricom Corporation | Firmware transitional programmable sequential logic controller |
| JP2007309513A (ja) * | 2006-04-20 | 2007-11-29 | Isel Co Ltd | 固定構造および固定方法 |
-
1981
- 1981-09-10 JP JP14264981A patent/JPS6059601B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844509A (ja) | 1983-03-15 |
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