JPS6057734B2 - Ａｄ変換回路装置 - Google Patents
Ａｄ変換回路装置Info
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- JPS6057734B2 JPS6057734B2 JP760678A JP760678A JPS6057734B2 JP S6057734 B2 JPS6057734 B2 JP S6057734B2 JP 760678 A JP760678 A JP 760678A JP 760678 A JP760678 A JP 760678A JP S6057734 B2 JPS6057734 B2 JP S6057734B2
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Description
【発明の詳細な説明】
この発明はアナログ電圧をディジタル量に変換する油変
換回路装置に関する。
換回路装置に関する。
第１図は従来のＡＤ変換回路装置の１側である４ビット
の逐次比較型の油変換回路装置の構成図である。
の逐次比較型の油変換回路装置の構成図である。
図示するように逐次比較型のＡＤ変換回路装置は、基準
電圧Ｖｒｅｆを複数の抵抗１、、１２、ｌａ・・・１１
６で分割して２９１３２ＶｒｅｆＣＶｒｅｆ＞２９１３
２Ｖｒｅｆ＞（１１２＋ １１４＋１１８＋ ｌ’１６
）Ｖｒｅ０、２７１３２Ｖｒｅｆ〔（１１２＋１１４＋
１１８）Ｖｒｅｆ＞２７１３２Ｖｒｅｆ＞（１１２＋
１１４＋ １１１６）ＶｒｅＯ、・・・と夫々ｌＩ１６
Ｖｒｅｆずつその値が減少していく直流電圧を得、制御
回路−２に変換開始信号ＳＴを印加した際アナログマル
ムー゛＾Ｌ゛ ｉｌ、、＾バｒＷ−Ａｊｒｔｌ、ｎｌ
、、、Ｃ、Ｖｒｅｆ１７１３２Ｖｒｅｆ＞１１２Ｖｒｅ
ｆ〕の直流電圧を選択して、この電圧を比較器４の１方
の入力端に供給せしめる。１方この比較器４の他方の入
力端にはディジタル量に変換すべきアナログ入力電圧ν
ｌｎが供給されていて、比較器４はこのアナログ電圧ν
、ｎの値と前記直流電圧１７Ｉ３２Ｖｒｅｆの値とを比
較する。
電圧Ｖｒｅｆを複数の抵抗１、、１２、ｌａ・・・１１
６で分割して２９１３２ＶｒｅｆＣＶｒｅｆ＞２９１３
２Ｖｒｅｆ＞（１１２＋ １１４＋１１８＋ ｌ’１６
）Ｖｒｅ０、２７１３２Ｖｒｅｆ〔（１１２＋１１４＋
１１８）Ｖｒｅｆ＞２７１３２Ｖｒｅｆ＞（１１２＋
１１４＋ １１１６）ＶｒｅＯ、・・・と夫々ｌＩ１６
Ｖｒｅｆずつその値が減少していく直流電圧を得、制御
回路−２に変換開始信号ＳＴを印加した際アナログマル
ムー゛＾Ｌ゛ ｉｌ、、＾バｒＷ−Ａｊｒｔｌ、ｎｌ
、、、Ｃ、Ｖｒｅｆ１７１３２Ｖｒｅｆ＞１１２Ｖｒｅ
ｆ〕の直流電圧を選択して、この電圧を比較器４の１方
の入力端に供給せしめる。１方この比較器４の他方の入
力端にはディジタル量に変換すべきアナログ入力電圧ν
ｌｎが供給されていて、比較器４はこのアナログ電圧ν
、ｎの値と前記直流電圧１７Ｉ３２Ｖｒｅｆの値とを比
較する。
そしてアナログ入力電圧ν、ｎの値の方が大きければ、
制御回路２はアナログマルチプレクサ３に指令を与え比
較器４に２５Ｉ３２Ｖｒｅｆ〔（１１２＋１１４＋ １
１１６）Ｖｒｅｆ＞２５１３２Ｖｒｅｆ＞（１１２＋１
１４）ＶｒｅＯなる直流電圧を供給せしめる。１方アナ
ログ入力電圧ν、ｎの値が１７Ｉ３２Ｖｒｅｆよりも小
さければ、制御回路２はアナログマルチプレクサ３に指
令を与え比較器４に９１３２Ｖｒｅｆ〔（１１４＋ １
１１６）Ｖｒｅｆ＞９１３２Ｖｒｅｆ＞１１４Ｖｒｅ０
なる直流電圧を供給せしめる。
制御回路２はアナログマルチプレクサ３に指令を与え比
較器４に２５Ｉ３２Ｖｒｅｆ〔（１１２＋１１４＋ １
１１６）Ｖｒｅｆ＞２５１３２Ｖｒｅｆ＞（１１２＋１
１４）ＶｒｅＯなる直流電圧を供給せしめる。１方アナ
ログ入力電圧ν、ｎの値が１７Ｉ３２Ｖｒｅｆよりも小
さければ、制御回路２はアナログマルチプレクサ３に指
令を与え比較器４に９１３２Ｖｒｅｆ〔（１１４＋ １
１１６）Ｖｒｅｆ＞９１３２Ｖｒｅｆ＞１１４Ｖｒｅ０
なる直流電圧を供給せしめる。
このように１回の比較操作で１１２ずつ精度を向上させ
所望の精度まで逐次比較していくことにより、制御回路
２は最終的にこのアナログ入力電圧νｉｎに応じたディ
ジタル量をディジタル信号として出力するようになつて
いる。そして制御回路２から出力されるディジタル信号
は一旦ラプチ回路５で記憶される。このような構成の従
来の逐次比較型のＡＤ変換回路装置において変換精度を
４ビットした場合、変換時間は少なくとも４ビットタイ
ム必要となる。そして変換精度をさらに向上させようと
するためにはさらに変換時間が長くなるといつた欠点が
ある。第２図は従来のＡＰ変換回路装置の他の例である
並列比較型の油変換回路装置の構成図である。
所望の精度まで逐次比較していくことにより、制御回路
２は最終的にこのアナログ入力電圧νｉｎに応じたディ
ジタル量をディジタル信号として出力するようになつて
いる。そして制御回路２から出力されるディジタル信号
は一旦ラプチ回路５で記憶される。このような構成の従
来の逐次比較型のＡＤ変換回路装置において変換精度を
４ビットした場合、変換時間は少なくとも４ビットタイ
ム必要となる。そして変換精度をさらに向上させようと
するためにはさらに変換時間が長くなるといつた欠点が
ある。第２図は従来のＡＰ変換回路装置の他の例である
並列比較型の油変換回路装置の構成図である。
図示するように並列比較型のＡＤ変換回路装置は、前記
第１図に示す逐次比較型の油変換回路装置と同様に、基
準電圧Ｖｒｅｆを複数の直列抵抗１１１，１１。，１１
３，・・・１１１６で分割して２９１３２Ｖｒｅｆ，２
７１３２■Ｒｅｆ，２５ｌ３２Ｖｒｅｆ・・・と夫々１
１１６Ｖｒｅｆずつその値が減少していく直流電圧を得
、上記各値の直流電圧夫々とアナログ入力電圧ν，ｎと
を複数の比較器１２１，１２２，１２３，・・・１２１
５によつて同時に比較し、デコーダ１３において各比較
器１２１，１２２，１２，，・・１２１５の出力に応じ
たディジタル信号を出力せしめるようにしたものである
。このように上記従来の並列比較型の鳩変換回路装置で
は短時間にＡＤ変換することができるが、比較器の数は
ｎビットの変換精度に対して（２ｒ１−１）個必要とな
る。例えばｎ＝８とする比較器の数は２５廂必要となる
。すなわち高精度に油変換しようとすると装置の価格が
非常に高価となる欠点が有り、せいぜい４ビット位まで
の変換精度が実用化できる範囲であつた。ところで比較
器の数と１回の比較操作における変換精度との関係は、
比較器の数が１個のときには前に比較操作を行なつた際
の比較電圧の±１′２の範囲となり、さらに比較器の数
が２個あるいは３個の際には夫々±１１３，±１１４と
なり、一般に比較器の数がＮ個のときの変換精度は±１
／（Ｎ＋−１）となる。
第１図に示す逐次比較型の油変換回路装置と同様に、基
準電圧Ｖｒｅｆを複数の直列抵抗１１１，１１。，１１
３，・・・１１１６で分割して２９１３２Ｖｒｅｆ，２
７１３２■Ｒｅｆ，２５ｌ３２Ｖｒｅｆ・・・と夫々１
１１６Ｖｒｅｆずつその値が減少していく直流電圧を得
、上記各値の直流電圧夫々とアナログ入力電圧ν，ｎと
を複数の比較器１２１，１２２，１２３，・・・１２１
５によつて同時に比較し、デコーダ１３において各比較
器１２１，１２２，１２，，・・１２１５の出力に応じ
たディジタル信号を出力せしめるようにしたものである
。このように上記従来の並列比較型の鳩変換回路装置で
は短時間にＡＤ変換することができるが、比較器の数は
ｎビットの変換精度に対して（２ｒ１−１）個必要とな
る。例えばｎ＝８とする比較器の数は２５廂必要となる
。すなわち高精度に油変換しようとすると装置の価格が
非常に高価となる欠点が有り、せいぜい４ビット位まで
の変換精度が実用化できる範囲であつた。ところで比較
器の数と１回の比較操作における変換精度との関係は、
比較器の数が１個のときには前に比較操作を行なつた際
の比較電圧の±１′２の範囲となり、さらに比較器の数
が２個あるいは３個の際には夫々±１１３，±１１４と
なり、一般に比較器の数がＮ個のときの変換精度は±１
／（Ｎ＋−１）となる。
したがつてｎビットの精度を持つ油変換回路装置におけ
る比較器の数Ｎと変換時間Ｔとの間には次のような関係
式が成立する。 （Ｎ，Ｎ，Ｔは夫々正の整数）例
えば比較器の数Ｎが１のときに変換時間Ｔはｎとなり、
これは前記第１図に示す逐次比較器の油変換回路装置に
相当する。
る比較器の数Ｎと変換時間Ｔとの間には次のような関係
式が成立する。 （Ｎ，Ｎ，Ｔは夫々正の整数）例
えば比較器の数Ｎが１のときに変換時間Ｔはｎとなり、
これは前記第１図に示す逐次比較器の油変換回路装置に
相当する。
さらに比較器の数Ｎが７のときに変換時間Ｔ＝ｎ／４と
なり、これは前記第２図に示す変換精度が４ビットの場
合の−並列比較型の油変換回路装置に相当する。このよ
うに従来の逐次比較型のＡＤ変換回路装置において２≦
Ｎなる適当なＮの値を選ぶことにより高速でかつ実現化
が可能な油変換回路装置を構成することができる。この
発明は上記のような事情を考慮してなされたもので、そ
の目的とするところは高速にＡＤ変換可能であると共に
製造価格も安価な油変換回路装置を提供することにある
。
なり、これは前記第２図に示す変換精度が４ビットの場
合の−並列比較型の油変換回路装置に相当する。このよ
うに従来の逐次比較型のＡＤ変換回路装置において２≦
Ｎなる適当なＮの値を選ぶことにより高速でかつ実現化
が可能な油変換回路装置を構成することができる。この
発明は上記のような事情を考慮してなされたもので、そ
の目的とするところは高速にＡＤ変換可能であると共に
製造価格も安価な油変換回路装置を提供することにある
。
以下図面を参照してこの発明の１実施例を説明する。
第３図はこの発明のＡＤ変換回路装置の１実施例を示す
構成図で、ここでは説明の便宜上変換精度が４ビットの
場合についてのみ説明する。Ｌ第３図において基準電圧
Ｖｒｅｆ印加点と接地電位点との間には抵抗値３１２Ｒ
（Ｒは任意の抵抗値）を有した抵抗２１１と抵抗値Ｒを
有した１４個の抵抗２１２〜２１１５と抵抗値１′２Ｒ
を有した抵抗２１１６が直列接続される。そして上記各
抵抗の夫々の接続点ａ点、ｂ点、ｃ点・・・ｏ点の電圧
は並列的にアナログマルチプレクサ２２に供給される。
このアナログマルチプレクサ２２は後述の制御回路から
与えられる選択コードに応じて上記各接続点ａ点〜ｏ点
から任意の３点の電圧を選択出力する”ようになつてい
る。上記アナログマルチプレクサ２２から選択出力され
る３点の電圧は夫々比較器２３、，２３２，２３３に供
給されている。そしてこの３つの比較器２３１，２３２
，２３，夫々のもう１方の入力端に並列的にアナログ入
力電圧ν、が供給されている。上記３つの比較器２３１
，２３２，２３３は供給される前記ａ点〜ｏ点のいずれ
かの電圧とアナログ入力電圧ν１ｎとを比較するための
もので、夫々の比較出力信号ｑ〜Ｃ３は並列的に制御回
路２４に供給される。制御回路２４には油変換を開始す
るための変換開始信号ＳＴが印加される制御入力端子２
５が設けられていて、この端子２５に変換開始信号ＳＴ
が入力されることにより制御回路２４は前記アナログマ
ルチプレクサ２２に選択コードを供給するようになつて
いる。さらに制御回路２４は前記３つの比較器２３１，
２３。，２３３から並列的に供給される比較出力信号Ｃ
１〜Ｃ３を受け、この比較出力信号に応じたディジタル
コードを出力するようになつている。またこのディジタ
ルコードは前記アナログマルチプレクサ２２に供給され
る選択コードと同じものである。そして上記制御回路２
４から出力されるディジタルコードはラッチ回路２６に
おいて一旦記憶されこの後端子２７１〜２７４を介して
出力されるようになつている。さらに制御回路２４には
ＡＤ変換が終了したことを認識させるための変換終了信
号ＥＮＤが出力される制御出力端子２８が設けられてい
る。下記表は前記直列に接続された抵抗２１１〜２１６
の各接続点ａ点〜ｏ点において得られる電圧の値、およ
びその電圧値以上あるいは以下の電圧夫々に対応した４
ビットのディジタルコード２一１，２−２，２−３，２
−４を示す表である。
構成図で、ここでは説明の便宜上変換精度が４ビットの
場合についてのみ説明する。Ｌ第３図において基準電圧
Ｖｒｅｆ印加点と接地電位点との間には抵抗値３１２Ｒ
（Ｒは任意の抵抗値）を有した抵抗２１１と抵抗値Ｒを
有した１４個の抵抗２１２〜２１１５と抵抗値１′２Ｒ
を有した抵抗２１１６が直列接続される。そして上記各
抵抗の夫々の接続点ａ点、ｂ点、ｃ点・・・ｏ点の電圧
は並列的にアナログマルチプレクサ２２に供給される。
このアナログマルチプレクサ２２は後述の制御回路から
与えられる選択コードに応じて上記各接続点ａ点〜ｏ点
から任意の３点の電圧を選択出力する”ようになつてい
る。上記アナログマルチプレクサ２２から選択出力され
る３点の電圧は夫々比較器２３、，２３２，２３３に供
給されている。そしてこの３つの比較器２３１，２３２
，２３，夫々のもう１方の入力端に並列的にアナログ入
力電圧ν、が供給されている。上記３つの比較器２３１
，２３２，２３３は供給される前記ａ点〜ｏ点のいずれ
かの電圧とアナログ入力電圧ν１ｎとを比較するための
もので、夫々の比較出力信号ｑ〜Ｃ３は並列的に制御回
路２４に供給される。制御回路２４には油変換を開始す
るための変換開始信号ＳＴが印加される制御入力端子２
５が設けられていて、この端子２５に変換開始信号ＳＴ
が入力されることにより制御回路２４は前記アナログマ
ルチプレクサ２２に選択コードを供給するようになつて
いる。さらに制御回路２４は前記３つの比較器２３１，
２３。，２３３から並列的に供給される比較出力信号Ｃ
１〜Ｃ３を受け、この比較出力信号に応じたディジタル
コードを出力するようになつている。またこのディジタ
ルコードは前記アナログマルチプレクサ２２に供給され
る選択コードと同じものである。そして上記制御回路２
４から出力されるディジタルコードはラッチ回路２６に
おいて一旦記憶されこの後端子２７１〜２７４を介して
出力されるようになつている。さらに制御回路２４には
ＡＤ変換が終了したことを認識させるための変換終了信
号ＥＮＤが出力される制御出力端子２８が設けられてい
る。下記表は前記直列に接続された抵抗２１１〜２１６
の各接続点ａ点〜ｏ点において得られる電圧の値、およ
びその電圧値以上あるいは以下の電圧夫々に対応した４
ビットのディジタルコード２一１，２−２，２−３，２
−４を示す表である。
以下この表を併用して上記のように構成された装置の動
作を説明する。先ず制御回路２４の制御入力端子２５に
変換開始信号ＳＴを入力する。
作を説明する。先ず制御回路２４の制御入力端子２５に
変換開始信号ＳＴを入力する。
変換開始信号ＳＴが入力すると、制御回路２４は４ビッ
トのディジタルコード（選択コード）Ｒ２−１，２−２
，２−３，２−４Ｊ＝Ｒｌ，ｌ，Ｏ，ＯＪを出力する。
このディジタルコードはアナログマルチプレクサ２２に
入力する。ディジタルコードＲｌ，ｌ，Ｏ，ＯＪが入力
すると、アナログマルチプレクサ２２は上記表に示すｄ
点、ｈ点、１点の直流電圧２３１３２Ｖｒｅｆ，１５１
３２Ｖｒｅｆ，７１３２Ｖｒｅｆを夫々選択する。上記
選択された直流電圧は夫々比較器２３１〜２３３に入力
する。このとき上記比較器２３１〜２３３夫々の他方入
力端にディジタル量に変換するためのアナログ入力電圧
νＩｎを入力する。この後比較器２３１〜２３３は夫々
入力している直流電圧の値とアナログ入力電圧ν１ｎの
値との第１回目の比較操作を行なう。ここでアナログ入
力電圧νＩｎの値がアナログマルチプレクサ２２から出
力される直流電圧の値より大きいとき、比較器２３１〜
２３３夫々の比較出力信号Ｃ１〜Ｃ３が“１゛レベルに
なるとすれば、上記第１回目の比較操作の結果はアナロ
グ入力電圧νＩｎの値によつて次の４通りの状態に区別
することができる。すなわち第１回目の比較結果が１の
状態は、アナログ入力電圧ν，ｎの値がｄ点の直流電圧
２３１３２Ｖｒｅｆよりも大きい場合であり、この後制
御回路２４は第２回目の比較操作を行なうためのディジ
タルコードＲｌ，ｌ，ｌ，ｌＪを出力する。
トのディジタルコード（選択コード）Ｒ２−１，２−２
，２−３，２−４Ｊ＝Ｒｌ，ｌ，Ｏ，ＯＪを出力する。
このディジタルコードはアナログマルチプレクサ２２に
入力する。ディジタルコードＲｌ，ｌ，Ｏ，ＯＪが入力
すると、アナログマルチプレクサ２２は上記表に示すｄ
点、ｈ点、１点の直流電圧２３１３２Ｖｒｅｆ，１５１
３２Ｖｒｅｆ，７１３２Ｖｒｅｆを夫々選択する。上記
選択された直流電圧は夫々比較器２３１〜２３３に入力
する。このとき上記比較器２３１〜２３３夫々の他方入
力端にディジタル量に変換するためのアナログ入力電圧
νＩｎを入力する。この後比較器２３１〜２３３は夫々
入力している直流電圧の値とアナログ入力電圧ν１ｎの
値との第１回目の比較操作を行なう。ここでアナログ入
力電圧νＩｎの値がアナログマルチプレクサ２２から出
力される直流電圧の値より大きいとき、比較器２３１〜
２３３夫々の比較出力信号Ｃ１〜Ｃ３が“１゛レベルに
なるとすれば、上記第１回目の比較操作の結果はアナロ
グ入力電圧νＩｎの値によつて次の４通りの状態に区別
することができる。すなわち第１回目の比較結果が１の
状態は、アナログ入力電圧ν，ｎの値がｄ点の直流電圧
２３１３２Ｖｒｅｆよりも大きい場合であり、この後制
御回路２４は第２回目の比較操作を行なうためのディジ
タルコードＲｌ，ｌ，ｌ，ｌＪを出力する。
このディジタルコードがアナログマルチプレクサ２２に
入力すると、アナログマルチプレクサ２２は前記表に示
すＡ，ｂ，ｃ各点の直流電圧２９１３２Ｖｒｅｆ１２７
ノ３２■Ｒｅｆｌ２５ノ３２Ｖｒｅｆを夫々選択する。
上記選択された直流電圧は夫々比較器２３１〜２３３に
入力する。この後各比較器２３１〜２３３は夫々入力さ
れた直流電圧とアナログ入力電圧ν，ｎとの第２回目の
比較操作を行なう。上記第２回目の比較操作において比
較器２３１〜２３，の比″較出力信号Ｃ１〜Ｃ３が全て
゜゜１゛レベルであれば、制御回路２４がアナログ入力
電圧νぃの値はａ点の直流電圧２９１３２Ｖｒｅｆより
も大きいと判定し、以前出力したディジタルコードＲｌ
，ｌ，ｌ，ｌョをそのまま出力し続ける。次にラッチ回
路２６が入力しているディジタルコードＲｌ，ｌ，ｌ，
ｌＪを一旦記憶しその後端子２７１〜２７４を介して出
力する。この結果第２回目の比較操作によつてアナログ
入力電圧ν，ｎの値はディジタルコードＲｌ，ｌ，ｌ，
ｌＪにＡＤ変換された゛ことになる。また上記第２回目
の比較操作において比較出力信号Ｃ１＝“０゛レベル、
Ｃ２＝Ｃ３＝“１゛レベルとなれば、制御回路２４がア
ナログ入力電圧ν，ｎの値はａ点の電圧よりは小さいが
ｂ点の電圧２７１３２■Ｒｅｆよりも大きいと判定し、
以前出力したディジタルコードの２？３，２−４のみを
Ｒｌ，Ｏョと変更した後出力する。すなわち制御回路２
４はディジタルコードＲｌ，ｌ，ｌ，ＯＪを出力する。
さらに第２回目の比較操作において比較出力信号Ｃ１＝
Ｃ２＝゜゜０゛レベル、Ｃ３＝゜゛１゛レベルとなれば
、制御回路２４がアナログ入力電圧ν，ｎの値はｂ点の
電圧よりは小さいがｃ点の電圧２５１３２Ｖｒｅｆより
も大きいと判定し、以前出力したディジタルコードの２
？３，２−４のみをＲＯ，ｌＪと変更した後出力する。
すなわち制御回路２４はディジタルコードＲｌ，ｌ，Ｏ
，ｌＪを出力する。またさらに第２回目の比較操作にお
いて比較出力信号Ｃ１〒Ｃ２＝Ｃ３＝゜゛０゛レベルと
なれば、制御回路２４がアナログ入力電圧ν，ｎの値は
ｃ点の電圧よりは小さいがｄ点の電圧２３１３２Ｖｒｅ
ｆよりも大きいと判定し、以前出力したディジタルコー
ドの２−３，２−４のみをＲＯ，ＯＪと変更した後出力
する。またた第２回目の比較操作の後はラッチ回路２６
が、入力するディジタルコードを一旦記憶した後端子２
７１〜２７，を介して出力する。１方前記第１回目の比
較操作の後で比較結果が２の状態すなわちＣ１＝“゜０
゛レベル、Ｃ２＝゜゜１゛レベルとなつた場合は、アナ
ログ入力電圧Ｖ，ｎの値がｄ点の電圧２３１３２Ｖｒｅ
ｆよりは小さいがｈ点の電圧１５１３２■Ｒｅｆよりも
大きい場合であり、こ．の後制御回路２４は第２回目の
比較操作を行なうためのディジタルコードＲｌ，Ｏ，ｌ
，ｌＪを出力する。
入力すると、アナログマルチプレクサ２２は前記表に示
すＡ，ｂ，ｃ各点の直流電圧２９１３２Ｖｒｅｆ１２７
ノ３２■Ｒｅｆｌ２５ノ３２Ｖｒｅｆを夫々選択する。
上記選択された直流電圧は夫々比較器２３１〜２３３に
入力する。この後各比較器２３１〜２３３は夫々入力さ
れた直流電圧とアナログ入力電圧ν，ｎとの第２回目の
比較操作を行なう。上記第２回目の比較操作において比
較器２３１〜２３，の比″較出力信号Ｃ１〜Ｃ３が全て
゜゜１゛レベルであれば、制御回路２４がアナログ入力
電圧νぃの値はａ点の直流電圧２９１３２Ｖｒｅｆより
も大きいと判定し、以前出力したディジタルコードＲｌ
，ｌ，ｌ，ｌョをそのまま出力し続ける。次にラッチ回
路２６が入力しているディジタルコードＲｌ，ｌ，ｌ，
ｌＪを一旦記憶しその後端子２７１〜２７４を介して出
力する。この結果第２回目の比較操作によつてアナログ
入力電圧ν，ｎの値はディジタルコードＲｌ，ｌ，ｌ，
ｌＪにＡＤ変換された゛ことになる。また上記第２回目
の比較操作において比較出力信号Ｃ１＝“０゛レベル、
Ｃ２＝Ｃ３＝“１゛レベルとなれば、制御回路２４がア
ナログ入力電圧ν，ｎの値はａ点の電圧よりは小さいが
ｂ点の電圧２７１３２■Ｒｅｆよりも大きいと判定し、
以前出力したディジタルコードの２？３，２−４のみを
Ｒｌ，Ｏョと変更した後出力する。すなわち制御回路２
４はディジタルコードＲｌ，ｌ，ｌ，ＯＪを出力する。
さらに第２回目の比較操作において比較出力信号Ｃ１＝
Ｃ２＝゜゜０゛レベル、Ｃ３＝゜゛１゛レベルとなれば
、制御回路２４がアナログ入力電圧ν，ｎの値はｂ点の
電圧よりは小さいがｃ点の電圧２５１３２Ｖｒｅｆより
も大きいと判定し、以前出力したディジタルコードの２
？３，２−４のみをＲＯ，ｌＪと変更した後出力する。
すなわち制御回路２４はディジタルコードＲｌ，ｌ，Ｏ
，ｌＪを出力する。またさらに第２回目の比較操作にお
いて比較出力信号Ｃ１〒Ｃ２＝Ｃ３＝゜゛０゛レベルと
なれば、制御回路２４がアナログ入力電圧ν，ｎの値は
ｃ点の電圧よりは小さいがｄ点の電圧２３１３２Ｖｒｅ
ｆよりも大きいと判定し、以前出力したディジタルコー
ドの２−３，２−４のみをＲＯ，ＯＪと変更した後出力
する。またた第２回目の比較操作の後はラッチ回路２６
が、入力するディジタルコードを一旦記憶した後端子２
７１〜２７，を介して出力する。１方前記第１回目の比
較操作の後で比較結果が２の状態すなわちＣ１＝“゜０
゛レベル、Ｃ２＝゜゜１゛レベルとなつた場合は、アナ
ログ入力電圧Ｖ，ｎの値がｄ点の電圧２３１３２Ｖｒｅ
ｆよりは小さいがｈ点の電圧１５１３２■Ｒｅｆよりも
大きい場合であり、こ．の後制御回路２４は第２回目の
比較操作を行なうためのディジタルコードＲｌ，Ｏ，ｌ
，ｌＪを出力する。
このディジタルコードがアナログマルチプレクサ２２に
入力すると、アナログマルチプレクサ２２は前記表に示
すＥ，ｆ，ｇ各点の直流電圧２１１３２Ｖｒｅｆ，１９
１３２Ｖｒｅｆ，１７１３２■Ｒｅｆを夫々選択する。
上記選択された直流電圧は夫々比較器２３１〜２３３に
入力する。この後各比較器２３１〜２３３は前記と同様
に夫々入力された直流電圧．とアナログ入力電圧ν１ｎ
との第２回目の比較操作を行なう。上記第２回目の比較
操作において比較器２３１〜２３３の比較出力信号Ｃ１
〜Ｃ３が全て“゜ｒ゛レベルであれば、制御回路２４が
アナログ入力電圧νＩｎの値はｅ点の電圧２１１３２Ｖ
ｒｅｆよりも−大きいと判定し、以前出力したディジタ
ルコードＲｌ，Ｏ，ｌ，ｌＪをそのまま出力し続ける。
また第２回目の比較操作において比較出力信号Ｃ１＝６
６０″レベル、Ｃ２＝Ｃ，＝６６ｒ′レベルとなれば、
制御回路２４がアナログ入力電圧Ｖｉｎの値はｅ点の電
圧よりは小さいがｆ点の電圧１９１３２■Ｒｅｆよりも
大きいと判定し、以前出力したディジタルコードの２−
３，２−４のみをＲｌ，Ｏョと変更した後出力する。す
なわち制御回路２４はディジタルコードＲｌ，Ｏ，ｌ，
ＯＪを出力する。またさらに第２回目の比較操作におい
て比較出力信号Ｃ１＝Ｃ２＝６６『２レベル、Ｃ３＝６
６ｒ３レベルとなれば、制御回路２４がアナログ入力電
圧νｉ、の値はｆ点の電圧よりは小さいがｇ点の電圧１
７′３２■Ｒｅｆよりも大きいと判定し、以前出力した
ディジタルコードの２−３，２−４のみをＲＯ，ｌＪと
変更した後出力する。すなわち制御回路２４はディジタ
ルコードＲｌ，Ｏ，Ｏ，ｌＪを出力する。また第２回目
の比較操作において比較出力信号Ｃ１＝Ｃ２＝Ｃ，＝゜
“０゛レベルとなれば、制御回路２４がアナログ入力電
圧ν，ｎの値はｇ点の電圧よりは小さいｈ点の電圧１５
′３２Ｖｒｅｆよりも大きいと判定し、以前出力したデ
ィジタルコードの２−３，２−４のみをＲＯ，Ｏョと変
更した後出力する。すなわち制御回路２４はディジタル
コードＲｌ，Ｏ，Ｏ，ＯＪを出力する。また第２回目の
比較操作の後はラッチ回路２６が、入力するディジタル
コードを一旦記憶した後端子２７１〜２７，を介して出
力する。以下同様にして前記第１回目の比較操作の後の
比較結果が３あるいは４の状態のとき、制御回路２４は
ディジタルコードＲＯ，ｌ，ｌ，ｌＪあるいはディジタ
ルコードＲＯ，Ｏ，ｌ，Ｌを出力し、この後アナログマ
ルチプレクサ２２がｉ〜ｋ各点の直流電圧あるいはｍ−
０各点の直流電圧を選択する。そして比較器２３１〜２
３３の比較出力信号Ｃ１〜Ｃ３に応じて制御回路２４は
前記表に示す４ビットのディジタルコードを出力する。
この結果ラッチ回路２６はアナログ入力電圧ν，ｎの値
に応じたディジタルコードを出力する。さらに第２回目
の比較操作が終了してラッチ回路２６が端子２７１〜２
７４を介して４ビットのディジタルコードを出力し終え
ると、制御回路２４は制御出力端子２８を介して変換終
了信号ＥＮＤを出力する。このように４ビットの変換精
度で鳩変換する場合、変換時間は少なくとも２ビットタ
イムあれば良いことになり、従来の４ビットの変換精度
を持つた逐次比較型のＡＤ変換装置に比較してその変換
速度は２倍となる。さらに従来の４ビットの変換精度を
持つた並列比較型の鳩変換装置と比較しても比較器の数
を大幅に低減できるので比較的安価に装置を構成するこ
とができる。なおこの発明は上記の１実施例に限定され
るものではなく、例えば上記実施例では変換精度が４ビ
ットの場合についてのみ説明したが、変換精度を増加し
ても得られる効果は同様である。以上説明したようにこ
の発明によれば、値が固定された基準電圧を比較電圧形
成回路で分割して複数の比較電圧を形成し、選択回路に
よつて上記比較電圧形成回路で形成される複数の比較電
圧からいくつかを選択出力し、複数の電圧比較回路でア
ナログ入力電圧と上記選択回路から出力されるそれぞれ
異なつた値の比較電圧とを比較し、上記複数の電圧比較
回路の比較結果に基づき、上記選択回路の動作を制御す
るようにしたので高速に油変換が可能であると共に装置
自体の製造価格が安価なＡＤ変換回路装置を提供するこ
とができる。
入力すると、アナログマルチプレクサ２２は前記表に示
すＥ，ｆ，ｇ各点の直流電圧２１１３２Ｖｒｅｆ，１９
１３２Ｖｒｅｆ，１７１３２■Ｒｅｆを夫々選択する。
上記選択された直流電圧は夫々比較器２３１〜２３３に
入力する。この後各比較器２３１〜２３３は前記と同様
に夫々入力された直流電圧．とアナログ入力電圧ν１ｎ
との第２回目の比較操作を行なう。上記第２回目の比較
操作において比較器２３１〜２３３の比較出力信号Ｃ１
〜Ｃ３が全て“゜ｒ゛レベルであれば、制御回路２４が
アナログ入力電圧νＩｎの値はｅ点の電圧２１１３２Ｖ
ｒｅｆよりも−大きいと判定し、以前出力したディジタ
ルコードＲｌ，Ｏ，ｌ，ｌＪをそのまま出力し続ける。
また第２回目の比較操作において比較出力信号Ｃ１＝６
６０″レベル、Ｃ２＝Ｃ，＝６６ｒ′レベルとなれば、
制御回路２４がアナログ入力電圧Ｖｉｎの値はｅ点の電
圧よりは小さいがｆ点の電圧１９１３２■Ｒｅｆよりも
大きいと判定し、以前出力したディジタルコードの２−
３，２−４のみをＲｌ，Ｏョと変更した後出力する。す
なわち制御回路２４はディジタルコードＲｌ，Ｏ，ｌ，
ＯＪを出力する。またさらに第２回目の比較操作におい
て比較出力信号Ｃ１＝Ｃ２＝６６『２レベル、Ｃ３＝６
６ｒ３レベルとなれば、制御回路２４がアナログ入力電
圧νｉ、の値はｆ点の電圧よりは小さいがｇ点の電圧１
７′３２■Ｒｅｆよりも大きいと判定し、以前出力した
ディジタルコードの２−３，２−４のみをＲＯ，ｌＪと
変更した後出力する。すなわち制御回路２４はディジタ
ルコードＲｌ，Ｏ，Ｏ，ｌＪを出力する。また第２回目
の比較操作において比較出力信号Ｃ１＝Ｃ２＝Ｃ，＝゜
“０゛レベルとなれば、制御回路２４がアナログ入力電
圧ν，ｎの値はｇ点の電圧よりは小さいｈ点の電圧１５
′３２Ｖｒｅｆよりも大きいと判定し、以前出力したデ
ィジタルコードの２−３，２−４のみをＲＯ，Ｏョと変
更した後出力する。すなわち制御回路２４はディジタル
コードＲｌ，Ｏ，Ｏ，ＯＪを出力する。また第２回目の
比較操作の後はラッチ回路２６が、入力するディジタル
コードを一旦記憶した後端子２７１〜２７，を介して出
力する。以下同様にして前記第１回目の比較操作の後の
比較結果が３あるいは４の状態のとき、制御回路２４は
ディジタルコードＲＯ，ｌ，ｌ，ｌＪあるいはディジタ
ルコードＲＯ，Ｏ，ｌ，Ｌを出力し、この後アナログマ
ルチプレクサ２２がｉ〜ｋ各点の直流電圧あるいはｍ−
０各点の直流電圧を選択する。そして比較器２３１〜２
３３の比較出力信号Ｃ１〜Ｃ３に応じて制御回路２４は
前記表に示す４ビットのディジタルコードを出力する。
この結果ラッチ回路２６はアナログ入力電圧ν，ｎの値
に応じたディジタルコードを出力する。さらに第２回目
の比較操作が終了してラッチ回路２６が端子２７１〜２
７４を介して４ビットのディジタルコードを出力し終え
ると、制御回路２４は制御出力端子２８を介して変換終
了信号ＥＮＤを出力する。このように４ビットの変換精
度で鳩変換する場合、変換時間は少なくとも２ビットタ
イムあれば良いことになり、従来の４ビットの変換精度
を持つた逐次比較型のＡＤ変換装置に比較してその変換
速度は２倍となる。さらに従来の４ビットの変換精度を
持つた並列比較型の鳩変換装置と比較しても比較器の数
を大幅に低減できるので比較的安価に装置を構成するこ
とができる。なおこの発明は上記の１実施例に限定され
るものではなく、例えば上記実施例では変換精度が４ビ
ットの場合についてのみ説明したが、変換精度を増加し
ても得られる効果は同様である。以上説明したようにこ
の発明によれば、値が固定された基準電圧を比較電圧形
成回路で分割して複数の比較電圧を形成し、選択回路に
よつて上記比較電圧形成回路で形成される複数の比較電
圧からいくつかを選択出力し、複数の電圧比較回路でア
ナログ入力電圧と上記選択回路から出力されるそれぞれ
異なつた値の比較電圧とを比較し、上記複数の電圧比較
回路の比較結果に基づき、上記選択回路の動作を制御す
るようにしたので高速に油変換が可能であると共に装置
自体の製造価格が安価なＡＤ変換回路装置を提供するこ
とができる。
第１図および第２図は夫々従来のＡＤ変換回路装置の構
成図、第３図はこの発明の１実施例の構成図である。 ２１１〜２１１６・・・・・・抵抗、２２・・・・・・
アナログマルチプレクサ、２３１〜２３３・・・・・・
比較器、２４・・・・・・制御回路、２６・・・・・・
ラッチ回路。
成図、第３図はこの発明の１実施例の構成図である。 ２１１〜２１１６・・・・・・抵抗、２２・・・・・・
アナログマルチプレクサ、２３１〜２３３・・・・・・
比較器、２４・・・・・・制御回路、２６・・・・・・
ラッチ回路。
Claims (1)
- １ 値が固定された基準電圧を直列接続された複数の抵
抗により分割して複数の比較電圧を形成する比較電圧形
成回路と、上記比較電圧形成回路で形成される複数の比
較電圧からいくつかを選択出力する選択回路と、アナロ
グ入力電圧と上記選択回路から出力されるそれぞれ異な
つた値の比較電圧とを比較する複数の電圧比較回路と、
上記複数の電圧比較回路の比較結果に基づき、上記選択
回路の動作を制御する制御回路とを具備したことを特徴
とするＡＤ変換回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP760678A JPS6057734B2 (ja) | 1978-01-26 | 1978-01-26 | Ａｄ変換回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP760678A JPS6057734B2 (ja) | 1978-01-26 | 1978-01-26 | Ａｄ変換回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54100655A JPS54100655A (en) | 1979-08-08 |
| JPS6057734B2 true JPS6057734B2 (ja) | 1985-12-17 |
Family
ID=11670452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP760678A Expired JPS6057734B2 (ja) | 1978-01-26 | 1978-01-26 | Ａｄ変換回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057734B2 (ja) |
-
1978
- 1978-01-26 JP JP760678A patent/JPS6057734B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54100655A (en) | 1979-08-08 |
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