JPS6057656A - パワ−モジユ−ル - Google Patents
パワ−モジユ−ルInfo
- Publication number
- JPS6057656A JPS6057656A JP58164959A JP16495983A JPS6057656A JP S6057656 A JPS6057656 A JP S6057656A JP 58164959 A JP58164959 A JP 58164959A JP 16495983 A JP16495983 A JP 16495983A JP S6057656 A JPS6057656 A JP S6057656A
- Authority
- JP
- Japan
- Prior art keywords
- power module
- substrate
- ceramic substrate
- heat dissipating
- metallic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利I11分野〕
本発明は、半導体装置に係り、特に半導体素子なとの発
熱素子か多数搭載された高集積高出力のパワ−モジュー
ルに関t ル。
熱素子か多数搭載された高集積高出力のパワ−モジュー
ルに関t ル。
従来のパワーモジュールを第1図によって説明する。1
はシリコン等から成る半導体素子、2は金属酸化物から
成る抵抗体で、アルミナを主成分とするセラミック基板
3の」二に形成された金属導体4」二にはんだ等によっ
てta着されている。
はシリコン等から成る半導体素子、2は金属酸化物から
成る抵抗体で、アルミナを主成分とするセラミック基板
3の」二に形成された金属導体4」二にはんだ等によっ
てta着されている。
該セラミック基板の裏面には、ニッケルおよびニッケル
合金等のメソキロが形成されており、金属放熱板7とは
んだ8で接合している。
合金等のメソキロが形成されており、金属放熱板7とは
んだ8で接合している。
かかる構造のパワーモジュールにおいて、前記セラミッ
ク基板と金属放熱板の接合には、熱伝導性を考1・放シ
て、はんだ付で行うことが一般的であるが、はんだ付工
程では最低230℃〜250℃の温度で処理し、はんだ
を溶融した後、急冷してセラミック基板3と金属放熱板
7を固?!させる。
ク基板と金属放熱板の接合には、熱伝導性を考1・放シ
て、はんだ付で行うことが一般的であるが、はんだ付工
程では最低230℃〜250℃の温度で処理し、はんだ
を溶融した後、急冷してセラミック基板3と金属放熱板
7を固?!させる。
その際、はんだが固まると上1:層の熱膨張系数の相違
から歪が生し、セラミック基板;3と金属放熱板7は第
2図に示す如く、凸状に変形する。
から歪が生し、セラミック基板;3と金属放熱板7は第
2図に示す如く、凸状に変形する。
第3図はセラミック基板の4寸法とそり量dを実験的に
めたものであるが、基板−N1法が35 mmを越える
とそり量はQ、 5 mmに達っし、その現象がl:+
1著なものはセラミック基板が破壊して、パワーモジュ
ールの性能を損う他、信頼性的に著しい低ドを期たす。
めたものであるが、基板−N1法が35 mmを越える
とそり量はQ、 5 mmに達っし、その現象がl:+
1著なものはセラミック基板が破壊して、パワーモジュ
ールの性能を損う他、信頼性的に著しい低ドを期たす。
従って上記手法でパワーモノニールを設計製作するため
には基板寸法tは20〜2.5 mm以下に規制する必
要があり、パワー素「・および抵抗体を多数個搭載した
高集積パワーモノニールの製作は困難であった。
には基板寸法tは20〜2.5 mm以下に規制する必
要があり、パワー素「・および抵抗体を多数個搭載した
高集積パワーモノニールの製作は困難であった。
〔発明の1−1的」
本発明の目的はセラミック基板と金属放熱板の接合に際
し、セラミック基板が破壊することなく、しかも高丈積
化が可能な構造を備えるパワーモジュールを提供するこ
とにある。
し、セラミック基板が破壊することなく、しかも高丈積
化が可能な構造を備えるパワーモジュールを提供するこ
とにある。
本発明はセラミック基板と金属放熱板の接合層として、
伸縮性に秀れ、且つ、熱伝導性の良好な熱硬化性樹脂を
使用して接合することにより、熱膨張系数の相違によっ
て生しだ熱歪を接合層で吸収し、破壊することを防止し
た高集積パワーモジュールを?4.r、るものである。
伸縮性に秀れ、且つ、熱伝導性の良好な熱硬化性樹脂を
使用して接合することにより、熱膨張系数の相違によっ
て生しだ熱歪を接合層で吸収し、破壊することを防止し
た高集積パワーモジュールを?4.r、るものである。
〔発明の実施例〕
以下、本発明を図示実施例を用いて説明する。
第4図は本発明の一実施例である1、 2 K Vl1
級パワーモジュールの断面構造を示すものである。
級パワーモジュールの断面構造を示すものである。
従来と同−符壮は同一物を示す。
1はシリコン等から成る半導体素T−,2は金属酸化物
から成る抵抗体で、アルミナを主成分とするセラミック
基板3の」二に選択的に形成された金属導体4とはんた
5て固着されている。
から成る抵抗体で、アルミナを主成分とするセラミック
基板3の」二に選択的に形成された金属導体4とはんた
5て固着されている。
該セラミック基板の裏面と金属放熱板7とは樹脂接着剤
9を介して熱的、機械的に接合されている。
9を介して熱的、機械的に接合されている。
」1記実施例は341]l・ランンスタモノユールて、
I・ランジスタ素子はセラミック基板−にに6ケ載置さ
れており、この回路を形成するセラミック基板の外形寸
法は45 mm X 4.5 mmの大きさが必要にな
る。
I・ランジスタ素子はセラミック基板−にに6ケ載置さ
れており、この回路を形成するセラミック基板の外形寸
法は45 mm X 4.5 mmの大きさが必要にな
る。
この寸法で金属放熱板をはんだ付すると、セラミック基
板は約]、 mm、反りが生じ破壊するが、/リコーン
ゴト等の熱伝導性の秀れた接合剤を用いれば、」−下層
の熱歪は接合層に吸収され、セラミック基板の反り量は
Oになる。従ってセラ(ツク基板を破壊することなく、
金属放熱板を接合することができ、品質の安定した高集
積パワーモジュールを7!することが出来る。発明者等
が行った’1jJA度ザイクル試験の結果ては温度差]
、 00 degの条件で20にサイクルまで接合度の
剥離、クラックは見られず、放熱特性は初期と全く同等
であった。
板は約]、 mm、反りが生じ破壊するが、/リコーン
ゴト等の熱伝導性の秀れた接合剤を用いれば、」−下層
の熱歪は接合層に吸収され、セラミック基板の反り量は
Oになる。従ってセラ(ツク基板を破壊することなく、
金属放熱板を接合することができ、品質の安定した高集
積パワーモジュールを7!することが出来る。発明者等
が行った’1jJA度ザイクル試験の結果ては温度差]
、 00 degの条件で20にサイクルまで接合度の
剥離、クラックは見られず、放熱特性は初期と全く同等
であった。
また接合剤は樹脂であるため従来のはんだに比較すると
熱伝導出は小さく ]’ X J、 0−3d/cm℃
程度である。従って接合層の厚みを0.05〜0.1
vanの範囲内にコントロールすることが、熱特性低下
を防止するうえて必要である。
熱伝導出は小さく ]’ X J、 0−3d/cm℃
程度である。従って接合層の厚みを0.05〜0.1
vanの範囲内にコントロールすることが、熱特性低下
を防止するうえて必要である。
以」一本発明によれば、セラミック基板の4寸法が20
咽以]−におよぶ、高集積パワーモジュールにおいて、
セラミック基板に破壊を期たすことなく製造できる他、
金属放熱板を接合する際に必要であった、セラミック基
板裏面のメタライズも不要になる。また繰返し温度サイ
クルに対しても半永久的な強度を有する等の効果があり
、安価がっ高信頼度な高集積パワーモジュールを得るこ
とが出来る。
咽以]−におよぶ、高集積パワーモジュールにおいて、
セラミック基板に破壊を期たすことなく製造できる他、
金属放熱板を接合する際に必要であった、セラミック基
板裏面のメタライズも不要になる。また繰返し温度サイ
クルに対しても半永久的な強度を有する等の効果があり
、安価がっ高信頼度な高集積パワーモジュールを得るこ
とが出来る。
第1図は従来のパワーモジュールの構造を示す側断面図
、第2図は従来のパワーモジュール反り方向を示す断面
図、第3図は基板寸法と反り量の関係を示す図、第4図
は本発明によるパワーモジュールの構造を示す側断面図
である。 ■・・・パワー素’r−12・・抵抗体、3・・セラミ
ック基板、5.8・・・はんだ、6・・+1ill而メ
タライス、7・・・金属放熱板、8・・・樹脂接合層。 代理人弁理士 高 橋 明 夫
、第2図は従来のパワーモジュール反り方向を示す断面
図、第3図は基板寸法と反り量の関係を示す図、第4図
は本発明によるパワーモジュールの構造を示す側断面図
である。 ■・・・パワー素’r−12・・抵抗体、3・・セラミ
ック基板、5.8・・・はんだ、6・・+1ill而メ
タライス、7・・・金属放熱板、8・・・樹脂接合層。 代理人弁理士 高 橋 明 夫
Claims (1)
- 一・i/iiに抵抗体、導体、パワー素子なとを搭載し
たセラミック基板の裏面に金属放熱板をとりつけた構造
からなるパワーモノニールにおいて、該セラミック基板
と該金属放熱板を熱伝導性樹脂で接合したことを4.l
i徴とするパワーモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164959A JPS6057656A (ja) | 1983-09-09 | 1983-09-09 | パワ−モジユ−ル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164959A JPS6057656A (ja) | 1983-09-09 | 1983-09-09 | パワ−モジユ−ル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057656A true JPS6057656A (ja) | 1985-04-03 |
Family
ID=15803111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58164959A Pending JPS6057656A (ja) | 1983-09-09 | 1983-09-09 | パワ−モジユ−ル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057656A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100354462B1 (ko) * | 1998-11-04 | 2002-09-30 | 가부시끼가이샤 도시바 | 모듈형 반도체 장치 |
-
1983
- 1983-09-09 JP JP58164959A patent/JPS6057656A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100354462B1 (ko) * | 1998-11-04 | 2002-09-30 | 가부시끼가이샤 도시바 | 모듈형 반도체 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050142691A1 (en) | Mounting structure of semiconductor chip, semiconductor device and method of making the semiconductor device | |
JP2006013080A (ja) | 半導体モジュールおよびその製造方法 | |
JP2002343911A (ja) | 基 板 | |
JPH10135386A (ja) | 半導体ベアチップの製造方法 | |
JPH11214448A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2004327711A (ja) | 半導体モジュール | |
JPS6057656A (ja) | パワ−モジユ−ル | |
KR102039791B1 (ko) | 반도체칩 실장방법 및 반도체칩 패키지 | |
JP2919651B2 (ja) | 混成集積回路 | |
JPS59219942A (ja) | チツプキヤリア | |
JP2847949B2 (ja) | 半導体装置 | |
US20050269689A1 (en) | Conductor device and method of manufacturing thereof | |
JPS6159660B2 (ja) | ||
JPS63190363A (ja) | パワ−パツケ−ジ | |
JPH04287952A (ja) | 複合絶縁基板およびそれを用いた半導体装置 | |
JP2558574B2 (ja) | 半導体装置 | |
JPH08222670A (ja) | 半導体素子搭載用パッケージ | |
JPH0558569B2 (ja) | ||
JPH0537106A (ja) | 混成集積回路 | |
JPH05114665A (ja) | 放熱性基板 | |
JP2968704B2 (ja) | 半導体装置 | |
JPS6184043A (ja) | プラグインパツケ−ジ | |
JPS60250655A (ja) | 集積回路パツケ−ジ | |
JPH09331150A (ja) | 半導体装置 | |
JPH1154665A (ja) | 複合パッケージ |