JPS6055841B2 - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPS6055841B2 JPS6055841B2 JP13842676A JP13842676A JPS6055841B2 JP S6055841 B2 JPS6055841 B2 JP S6055841B2 JP 13842676 A JP13842676 A JP 13842676A JP 13842676 A JP13842676 A JP 13842676A JP S6055841 B2 JPS6055841 B2 JP S6055841B2
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Description
【発明の詳細な説明】
本発明はプロセス制御装置に係り、特に中央制御装置と
分散されたローカルの制御装置とをディジタルデータ伝
送路で結合してなるシステムのローカル制御装置に関す
る。
分散されたローカルの制御装置とをディジタルデータ伝
送路で結合してなるシステムのローカル制御装置に関す
る。
複数の測定点の信号を入力し、複数の出力端をもつロー
カル制御装置は、中央制御装置のもとで制御され、中央
制御装置のデータをプロセス側に、プロセス側のデータ
を中央制御装置に与えるものである。
カル制御装置は、中央制御装置のもとで制御され、中央
制御装置のデータをプロセス側に、プロセス側のデータ
を中央制御装置に与えるものである。
一般には第１図に示すごときの回路構成をとり、中央制
御装置１１（図示せず）からのデータを受信装置１１で
受け、その内容をデコーダ１２で解読し、解読内容があ
る測定点のアナログ入力信号を受け取る内容の場合、入
力を選定する選択回路１３、アナログ／ディジタル変換
器１４がデコーダ１２にもとすき制御されて、中央制御
装置の指定された入力端のアナログ信号がディジタル量
に変換されて中央制御装置へ送信装置１５からｊ出力し
、また解読内容がある出力点にアナログ信号を生じさせ
るような場合、各バッファレジスタ回路１６がデコーダ
１２にもとずき制御され、中央制御装置１０の指定した
出力点１７にアナログ信号を生ずる構成をとつている。
御装置１１（図示せず）からのデータを受信装置１１で
受け、その内容をデコーダ１２で解読し、解読内容があ
る測定点のアナログ入力信号を受け取る内容の場合、入
力を選定する選択回路１３、アナログ／ディジタル変換
器１４がデコーダ１２にもとすき制御されて、中央制御
装置の指定された入力端のアナログ信号がディジタル量
に変換されて中央制御装置へ送信装置１５からｊ出力し
、また解読内容がある出力点にアナログ信号を生じさせ
るような場合、各バッファレジスタ回路１６がデコーダ
１２にもとずき制御され、中央制御装置１０の指定した
出力点１７にアナログ信号を生ずる構成をとつている。
５ この種のローカル制御装置は、中央制御装置１０か
らの司令を解読しなければ指定された測定点をアナログ
／ディジタル変換器１４の入力側に接続できずまた指定
されたアナログ出力点に信号を生じさせることもできな
いのでデコーダを必ず必要とし、それに各アナログ出力
端に対しバッファレジスタ１６およびディジタル／アナ
ログ変換器１８を対にした装置を備え、各出力端の信号
が互に干渉しないようにしている。しかしながらローカ
ル制御装置では、中央制御装置１０からの指令データを
解読し、指令を選択回路１３、アナログ／ディジタル変
換器１４および各バッファレジスタ１６に与え、データ
を各バッファレジスタに供給するような論理をとる構成
のロジック回路なるデコーダを必要とし、さらにアナロ
グ出力端に対しバッファレジスタおよびディジタル／ア
ナログ変換器を対にした装置を備える必要がありアナロ
グ出力端の数が多くなればなるほどその装置の数も多く
、空間を占める割合も多く、構成を複雑化するとともに
価格を一層高価になる欠点をもつていた。
らの司令を解読しなければ指定された測定点をアナログ
／ディジタル変換器１４の入力側に接続できずまた指定
されたアナログ出力点に信号を生じさせることもできな
いのでデコーダを必ず必要とし、それに各アナログ出力
端に対しバッファレジスタ１６およびディジタル／アナ
ログ変換器１８を対にした装置を備え、各出力端の信号
が互に干渉しないようにしている。しかしながらローカ
ル制御装置では、中央制御装置１０からの指令データを
解読し、指令を選択回路１３、アナログ／ディジタル変
換器１４および各バッファレジスタ１６に与え、データ
を各バッファレジスタに供給するような論理をとる構成
のロジック回路なるデコーダを必要とし、さらにアナロ
グ出力端に対しバッファレジスタおよびディジタル／ア
ナログ変換器を対にした装置を備える必要がありアナロ
グ出力端の数が多くなればなるほどその装置の数も多く
、空間を占める割合も多く、構成を複雑化するとともに
価格を一層高価になる欠点をもつていた。
本願発明の目的は、デコーダおよび各アナログ出力点に
ディジタル／アナログ変換器を備える必要のないローカ
ル制御装置を提供することにある。
ディジタル／アナログ変換器を備える必要のないローカ
ル制御装置を提供することにある。
その目的を達成するための概要は、ディジタル／アナロ
グ変換器からなる遂次比較形アナローグ／ディジタル変
換器が第２図に示すごときディジタル／アナログ変換器
２０の出力とアナログ入力とを比較する比較回路２１、
その比較回路２１の出力側に入力側を接続し、出力を前
記ディジタル／アナログ変換器２０の入力に出力するレ
ジス；夕・ロジック２２とから構成され、レジスタ・ロ
ジックからディジタル信号を出力するものであり、その
遂次比較形アナログ／ディジタル変換器のディジタル／
アナログ変換器２０に着目し、遂次比較形アナログ／デ
ィジタル変換器がデイジタ；ル変換動作していないとき
のディジタル／アナログ変換器を有効に活用し、アナロ
グに変換されたデータを対応するアナログ保持装置に保
持させてアナログ出力点に対しディジタル／アナログ変
換器を不必要にさせ、かつリードライトランダムア１ク
セスメモリ（ＲＡＭと称す）を備え、それにアナログ／
ディジタル変換データを格納するとともに、中央制御装
置から送られてくるアナログ出力のためのディジタル／
アナログ変換器へのデータを格納し、ＲＡＭの制御を中
央制御装置のデータ伝送に同期させてデコーダを不要に
させる。
グ変換器からなる遂次比較形アナローグ／ディジタル変
換器が第２図に示すごときディジタル／アナログ変換器
２０の出力とアナログ入力とを比較する比較回路２１、
その比較回路２１の出力側に入力側を接続し、出力を前
記ディジタル／アナログ変換器２０の入力に出力するレ
ジス；夕・ロジック２２とから構成され、レジスタ・ロ
ジックからディジタル信号を出力するものであり、その
遂次比較形アナログ／ディジタル変換器のディジタル／
アナログ変換器２０に着目し、遂次比較形アナログ／デ
ィジタル変換器がデイジタ；ル変換動作していないとき
のディジタル／アナログ変換器を有効に活用し、アナロ
グに変換されたデータを対応するアナログ保持装置に保
持させてアナログ出力点に対しディジタル／アナログ変
換器を不必要にさせ、かつリードライトランダムア１ク
セスメモリ（ＲＡＭと称す）を備え、それにアナログ／
ディジタル変換データを格納するとともに、中央制御装
置から送られてくるアナログ出力のためのディジタル／
アナログ変換器へのデータを格納し、ＲＡＭの制御を中
央制御装置のデータ伝送に同期させてデコーダを不要に
させる。
以下本発明の一実施例を第３図、第４図、第５図および
第６図を参照しながら説明する。第３図において、ロー
カル制御装置は複数のアナログ入力点３１を第１選択信
号ψ１〜φ。
第６図を参照しながら説明する。第３図において、ロー
カル制御装置は複数のアナログ入力点３１を第１選択信
号ψ１〜φ。
にもとずき選択する入力切換回路３２、入力切換回路３
２の出力を入力とするディジタル／アナログ変換器から
なる遂次比較形アナログ／ディジタル変）換回路３３、
入力信号を保持出力する複数の保持回路３牡前記ディジ
タル／アナログ変換器の出力を第２選択信号ψ。１〜ψ
００にもとずいた保持回路３４に出力する出力選択回路
３５、前記遂次比較形アナログ／ディジタル変換回路３
３の出力側・に接続する送信装置３６、受信装置３１お
よび読込／書込みできる記憶素子からなる記憶装置（Ｒ
ＡＭ）、前記遂次比較形アナログ／ディジタル変換回路
３３の変換終了信号にもとすきアドレス信号をＲＡＭに
出力するアドレスカウンタ３９、受信装置３７の出力に
もとずき第１選択信号ψ１〜ψ。
２の出力を入力とするディジタル／アナログ変換器から
なる遂次比較形アナログ／ディジタル変）換回路３３、
入力信号を保持出力する複数の保持回路３牡前記ディジ
タル／アナログ変換器の出力を第２選択信号ψ。１〜ψ
００にもとずいた保持回路３４に出力する出力選択回路
３５、前記遂次比較形アナログ／ディジタル変換回路３
３の出力側・に接続する送信装置３６、受信装置３１お
よび読込／書込みできる記憶素子からなる記憶装置（Ｒ
ＡＭ）、前記遂次比較形アナログ／ディジタル変換回路
３３の変換終了信号にもとすきアドレス信号をＲＡＭに
出力するアドレスカウンタ３９、受信装置３７の出力に
もとずき第１選択信号ψ１〜ψ。
、第２選択信号、遂次比較形アナログ／ディジタル変換
回路３３の変換動作を行なわせるための制御信号ψＡＯ
アドレスカウンタをリセットするための信号ψＲを出力
するタイミングジェネレータ４０とから構成され、中央
制御装置からのデータ伝送に同期し、中央制御装置との
データ変換がサンプリング周期内に行なわれる。このよ
うに構成された装置の作動を次に説明する。
回路３３の変換動作を行なわせるための制御信号ψＡＯ
アドレスカウンタをリセットするための信号ψＲを出力
するタイミングジェネレータ４０とから構成され、中央
制御装置からのデータ伝送に同期し、中央制御装置との
データ変換がサンプリング周期内に行なわれる。このよ
うに構成された装置の作動を次に説明する。
第４図に示すごときローカル制御装置では中央制御装置
の１サンプル周期を書込サイクル（Ｗサイクル）、読取
サイクル（Ｒサイクル）、アナログ／ディジタル変換サ
イクル（ＡＤサイクル）およびディジタル／アナログ変
換サイクル（ＤＡサイクル）に時分割する。Ｗサイクル
はアナログ出力のためのデータがあらかじめ定められた
ＲＡＭのアドレスへ中央制御装置の制御のもとで格納さ
れる。すなわち中央制御装置よりのデータを受信装置３
７が受信してＲＡＭアドレスカウンタ３９をリセットし
たのちＡ１番地からＡｎ番地に対応するメモリに、アナ
ログ出力のためのデータを番地に対応させて格納する。
Ｗサイクルの次のＲサイクルは、前周期にＲＡＭに格納
された各アナログ入力端子のアナログ／ディジタル変換
されたデータが中央制御装置へ伝送される期間で、前記
Ａ１番地からＡｎ番地のメモリと異なるＢ１番地からＢ
ｎ番地のメモリに記憶されたデータが出力される。その
Ｒサイクルに続くＡＤサイクルは、入力切換回路３２の
スイッチを走査しながら遂次比較形アナログ／ディジタ
ル変換回路３３が各入カアナロ！グ入力点のアナログ信
号をそれぞれディジタル信号に変換し、変換したデータ
をスイッチすなわちチャンネルに対応したＢ１番地から
Ｂｎ番地のメモリにそれぞれ格納する。そのＡＤサイク
ルに続くＤＡサイクルでは、中央制御装置の制御のもと
で１前記ｗサイクルにデータが書込まれたＡ１番地から
Ａｎ番地のメモリが呼出され、対応したチャンネルの保
持回路３４に与える。鳩サイクルはさらに時分割されて
、入力切換回路３２、遂次比較形アナログ／ディジタル
変換回路３３、ＲＡＭおよびＲＭＡ３８が第５図に示す
ごとき作動する。
の１サンプル周期を書込サイクル（Ｗサイクル）、読取
サイクル（Ｒサイクル）、アナログ／ディジタル変換サ
イクル（ＡＤサイクル）およびディジタル／アナログ変
換サイクル（ＤＡサイクル）に時分割する。Ｗサイクル
はアナログ出力のためのデータがあらかじめ定められた
ＲＡＭのアドレスへ中央制御装置の制御のもとで格納さ
れる。すなわち中央制御装置よりのデータを受信装置３
７が受信してＲＡＭアドレスカウンタ３９をリセットし
たのちＡ１番地からＡｎ番地に対応するメモリに、アナ
ログ出力のためのデータを番地に対応させて格納する。
Ｗサイクルの次のＲサイクルは、前周期にＲＡＭに格納
された各アナログ入力端子のアナログ／ディジタル変換
されたデータが中央制御装置へ伝送される期間で、前記
Ａ１番地からＡｎ番地のメモリと異なるＢ１番地からＢ
ｎ番地のメモリに記憶されたデータが出力される。その
Ｒサイクルに続くＡＤサイクルは、入力切換回路３２の
スイッチを走査しながら遂次比較形アナログ／ディジタ
ル変換回路３３が各入カアナロ！グ入力点のアナログ信
号をそれぞれディジタル信号に変換し、変換したデータ
をスイッチすなわちチャンネルに対応したＢ１番地から
Ｂｎ番地のメモリにそれぞれ格納する。そのＡＤサイク
ルに続くＤＡサイクルでは、中央制御装置の制御のもと
で１前記ｗサイクルにデータが書込まれたＡ１番地から
Ａｎ番地のメモリが呼出され、対応したチャンネルの保
持回路３４に与える。鳩サイクルはさらに時分割されて
、入力切換回路３２、遂次比較形アナログ／ディジタル
変換回路３３、ＲＡＭおよびＲＭＡ３８が第５図に示す
ごとき作動する。
すなわちＡＤサイクルを示すタイミング信号ψＡＤにも
とずき遂次比較形アナログ／ディジタル変換回路３３は
変換動作を営む状態になり、この状態にタイミングジェ
ネレータから入力切換信号φ１，ψ２，ψ３・・・・・
・ψ。が出力され、各アナログ入力点が順々に遂次比較
形アナログ／ディジタル変換回路３３の入力側に接続さ
れて各入力点のアナログ信号がディジタル信号に変換さ
れるとともにその遂次比較形アナログ／ディジタル変換
回路の変換終了信号ＥＯＣにもとずきアドレスカウンタ
３９の内容が変り、各入力点のアナログ信号がその入力
点に対応するＲＡＭの２番地からＢｎ番地のメモリにそ
れぞれ書き込まれる。鳩サイクルとともにＤＡサイクル
はさらに時分割されて、タイミングジェネレータ４０Ｒ
，Ａｒ！４３８、アドレスカウンタ３９、ディジタル／
アナログ変換器３３Ａおよび出力変換回路３５が第６図
に示すごとき作動する。すなわちＤＡサイクルのψＤＡ
信号の初めの立上りでタイミングをとり、タイミングジ
ェネレータ４０が出力切換回路３５に切換信号φ０１９
ψ０２？ψ０３９。を与えるとともにアドレスカウンタ
３９の計数値を変えて切換信号に対応するＡ１番地から
Ａｎ番地に至るＲＡＭのメモリを呼出し、その内容を遂
次比較形アナログ／ディジタル変換回路３３のディジタ
ル／アナログ変換器３３Ａの入力側に与える。なおりＡ
サイクルにおいては遂次比較形アナログ／ディジタル変
換回路３３の変換機能はφぇ。信号が生じていないため
比較回路３３Ｂおよびロジック回路３３Ｃの機能が停止
し、ディジタル／アナログ変換器３３Ａのみ作動されて
いる。よつてＡ１番地のメモリ内容は、そのメモリに対
応する出力切換回路３５のスイッチが閉じているために
ディジタル／アナログ変換器３３Ａで変換されたデータ
が対応する保持回路３４のコンデンサＣ１〜Ｃｎに充電
される。したがつて保持回路３４からコンデンサに充電
されたアナログ信号が次のサンプリング周期まで保持さ
れる。このような作動が各メモリごとに行なわれ、各保
持回路からは、対応したメモリの内容のアナログ化され
た信号が出力される。以上詳述したように本願発明のロ
ーカル制御装置は、ディジタル／アナログ変換器からな
る遂次比較形アナログ／ディジタル変換回路、読書可能
な記憶装置、保持出力回路および中央制御装置からのサ
ンプリング周期に同期し、前記変換回路の変換機能、記
憶装置の読出し／書込み制御するタイミングジェネレー
タとを備え、各アナログ点のアナログ信号をその入力点
に対応する番地のメモリに貯えたのち中央制御装置で読
取るようにし、中央制御装置で書き込まれたメモリのデ
ータは変換機能を停止している遂次比較形アナログ／デ
ィジタル変換回路のディジタル／アナログ変換器をへて
各保持回路に与えることを中央制御装置のサンプリング
周期に周期して行なうように構成したために中央制御装
置とプロセス側とのアナログ信号の授受を行うのにデコ
ーダアナログ出力点に対）しディジタル／アナログ変換
器およびバッファレジスタが不要にでき、回路構成の単
純化が図れた。
とずき遂次比較形アナログ／ディジタル変換回路３３は
変換動作を営む状態になり、この状態にタイミングジェ
ネレータから入力切換信号φ１，ψ２，ψ３・・・・・
・ψ。が出力され、各アナログ入力点が順々に遂次比較
形アナログ／ディジタル変換回路３３の入力側に接続さ
れて各入力点のアナログ信号がディジタル信号に変換さ
れるとともにその遂次比較形アナログ／ディジタル変換
回路の変換終了信号ＥＯＣにもとずきアドレスカウンタ
３９の内容が変り、各入力点のアナログ信号がその入力
点に対応するＲＡＭの２番地からＢｎ番地のメモリにそ
れぞれ書き込まれる。鳩サイクルとともにＤＡサイクル
はさらに時分割されて、タイミングジェネレータ４０Ｒ
，Ａｒ！４３８、アドレスカウンタ３９、ディジタル／
アナログ変換器３３Ａおよび出力変換回路３５が第６図
に示すごとき作動する。すなわちＤＡサイクルのψＤＡ
信号の初めの立上りでタイミングをとり、タイミングジ
ェネレータ４０が出力切換回路３５に切換信号φ０１９
ψ０２？ψ０３９。を与えるとともにアドレスカウンタ
３９の計数値を変えて切換信号に対応するＡ１番地から
Ａｎ番地に至るＲＡＭのメモリを呼出し、その内容を遂
次比較形アナログ／ディジタル変換回路３３のディジタ
ル／アナログ変換器３３Ａの入力側に与える。なおりＡ
サイクルにおいては遂次比較形アナログ／ディジタル変
換回路３３の変換機能はφぇ。信号が生じていないため
比較回路３３Ｂおよびロジック回路３３Ｃの機能が停止
し、ディジタル／アナログ変換器３３Ａのみ作動されて
いる。よつてＡ１番地のメモリ内容は、そのメモリに対
応する出力切換回路３５のスイッチが閉じているために
ディジタル／アナログ変換器３３Ａで変換されたデータ
が対応する保持回路３４のコンデンサＣ１〜Ｃｎに充電
される。したがつて保持回路３４からコンデンサに充電
されたアナログ信号が次のサンプリング周期まで保持さ
れる。このような作動が各メモリごとに行なわれ、各保
持回路からは、対応したメモリの内容のアナログ化され
た信号が出力される。以上詳述したように本願発明のロ
ーカル制御装置は、ディジタル／アナログ変換器からな
る遂次比較形アナログ／ディジタル変換回路、読書可能
な記憶装置、保持出力回路および中央制御装置からのサ
ンプリング周期に同期し、前記変換回路の変換機能、記
憶装置の読出し／書込み制御するタイミングジェネレー
タとを備え、各アナログ点のアナログ信号をその入力点
に対応する番地のメモリに貯えたのち中央制御装置で読
取るようにし、中央制御装置で書き込まれたメモリのデ
ータは変換機能を停止している遂次比較形アナログ／デ
ィジタル変換回路のディジタル／アナログ変換器をへて
各保持回路に与えることを中央制御装置のサンプリング
周期に周期して行なうように構成したために中央制御装
置とプロセス側とのアナログ信号の授受を行うのにデコ
ーダアナログ出力点に対）しディジタル／アナログ変換
器およびバッファレジスタが不要にでき、回路構成の単
純化が図れた。
またコスト的にも安いローカル制御装置が提供できた。
なお本願発明の一実施例において遂次比較形アダナログ
／ディジタル変換回路を用いて説明したが、これに限定
されるものではなく、遂次比較形アナログ変換回路と１
個のディジタル／アナログ変換器を備えるようにして、
アナログ信号をディジタル変換するときは遂次比較形ア
ナログ変換回Ｏ路で、ディジタル信号をアナログ変換す
るときはディジタル／アナログ変換器で変換するように
してもよい、それらはそれぞれのタイミング信号で作動
させる。
なお本願発明の一実施例において遂次比較形アダナログ
／ディジタル変換回路を用いて説明したが、これに限定
されるものではなく、遂次比較形アナログ変換回路と１
個のディジタル／アナログ変換器を備えるようにして、
アナログ信号をディジタル変換するときは遂次比較形ア
ナログ変換回Ｏ路で、ディジタル信号をアナログ変換す
るときはディジタル／アナログ変換器で変換するように
してもよい、それらはそれぞれのタイミング信号で作動
させる。
第１図は従来のローカル制御装置の電気的な構成をブロ
ックにして示す図、第２図は遂次比較形アナログ／ディ
ジタル変換回路の電気的な構成をブロックにして示す図
、第３図は本願のローカル制御装置の電気的な構成をブ
ロックにして示す図、第４ないし第６図は第３図の構成
の作動を説明するための図である。 ３１・・・・・・アナログ入力点、３２・・・・・・入
力切換回路、３３・・・・・・遂次比較形アナログ／デ
ィジタル変換回路、３４・・・・・・保持回路、３５・
・・・・・出力切換回路、３８・・・・・・記憶装置、
４０・・・・・・タイミング・ジェネレータ。
ックにして示す図、第２図は遂次比較形アナログ／ディ
ジタル変換回路の電気的な構成をブロックにして示す図
、第３図は本願のローカル制御装置の電気的な構成をブ
ロックにして示す図、第４ないし第６図は第３図の構成
の作動を説明するための図である。 ３１・・・・・・アナログ入力点、３２・・・・・・入
力切換回路、３３・・・・・・遂次比較形アナログ／デ
ィジタル変換回路、３４・・・・・・保持回路、３５・
・・・・・出力切換回路、３８・・・・・・記憶装置、
４０・・・・・・タイミング・ジェネレータ。
Claims (1)
- １ 演算機能をもつ中央制御装置とディジタルデータ伝
送路とで結合され、アナログ入力のアナログ／ディジタ
ル変換データを中央制御装置へ伝送し、中央制御装置か
ら任意にあたえられるデータをアナログ変換して出力す
るローカル制御装置において、前記ローカル制御装置は
中央制御装置とのデータ伝送、アナログ入力のアナログ
／ディジタル変換および中央制御装置からのデータのデ
ィジタル／アナログ変換を時間分割的に行なうためのタ
イミング信号を出力するタイミングジェネレータと、タ
イミング信号に応動する読み・書き可能な記憶要素から
なる記憶装置と、その記憶装置のアドレスを制御するア
ドレスカウンタと、入力信号を保持出力する保持回路と
を備え、時分割された第１部分サイクルでは中央制御装
置からのデータを記憶装置の第１記憶部に書き込み、第
２部分サイクルでは記憶装置の第２記憶部に記憶された
データを中央制御装置に出力し、第３部分サイクルでは
第１サイクルで書き込まれた第１記憶部の記憶内容をア
ナログ変換して保持回路で保持し、第４部分サイクルで
はアナログ入力信号のディジタル変換データを前記記憶
装置の第２記憶部に記憶するようにしたことを特徴とす
るプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842676A JPS6055841B2 (ja) | 1976-11-19 | 1976-11-19 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842676A JPS6055841B2 (ja) | 1976-11-19 | 1976-11-19 | プロセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5364178A JPS5364178A (en) | 1978-06-08 |
| JPS6055841B2 true JPS6055841B2 (ja) | 1985-12-06 |
Family
ID=15221681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13842676A Expired JPS6055841B2 (ja) | 1976-11-19 | 1976-11-19 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055841B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281004A (ja) * | 1986-05-30 | 1987-12-05 | Fanuc Ltd | デイジタルシステムにおけるアナログデ−タ出力装置 |
-
1976
- 1976-11-19 JP JP13842676A patent/JPS6055841B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5364178A (en) | 1978-06-08 |
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