JPS605349A - 複数プロセツサ用プログラムトレ−ス装置 - Google Patents
複数プロセツサ用プログラムトレ−ス装置Info
- Publication number
- JPS605349A JPS605349A JP58111934A JP11193483A JPS605349A JP S605349 A JPS605349 A JP S605349A JP 58111934 A JP58111934 A JP 58111934A JP 11193483 A JP11193483 A JP 11193483A JP S605349 A JPS605349 A JP S605349A
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- JP
- Japan
- Prior art keywords
- processors
- processor
- circuit
- program
- trace
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は複数プロセッサシステムのプログラムトレース
装俗に関する。
装俗に関する。
（２）技術の背景
和速に適用範囲が拡大している電子交換様シ７テムやコ
ンピュータシステムにおいて、ソフトウェアの生産性全
向止させることが急務となっている。この課題の１つと
して、デバッグ、及びソフトウェアの検証をいかに確実
にいかに短期間にかついかに簡便に行うことができるか
ということがある。しかしながら、ソフトウェアは機能
を遂行するものであり多様性、自由度を有することをそ
の本質的特長としているが故に、絶対的に有効なソフト
ウェア検証手段というものけ未だ見出されていない。さ
らに検数のプロセッサが有機的に結合し並行して作即１
する検数プロセッサシステムにおけるソフトウェア検証
は一層困１１１ｔである。しかしながら複数プロセッサ
システムの有効性に鑑み複数グロセッサシヌテムは益々
冶入される方向に凌）る。
ンピュータシステムにおいて、ソフトウェアの生産性全
向止させることが急務となっている。この課題の１つと
して、デバッグ、及びソフトウェアの検証をいかに確実
にいかに短期間にかついかに簡便に行うことができるか
ということがある。しかしながら、ソフトウェアは機能
を遂行するものであり多様性、自由度を有することをそ
の本質的特長としているが故に、絶対的に有効なソフト
ウェア検証手段というものけ未だ見出されていない。さ
らに検数のプロセッサが有機的に結合し並行して作即１
する検数プロセッサシステムにおけるソフトウェア検証
は一層困１１１ｔである。しかしながら複数プロセッサ
システムの有効性に鑑み複数グロセッサシヌテムは益々
冶入される方向に凌）る。
かかる観点において、とりわけ複数プロセッサシステム
における有効なソフトウェア検証手段およびソフトウェ
ア検証の向上を図ることが要望されている。
における有効なソフトウェア検証手段およびソフトウェ
ア検証の向上を図ることが要望されている。
（３）従来技術ど問題点
ソフトウェア検証の一手段としてプログラムトレース方
式が従来から用いられている。この方式は１台のプロセ
ッサが実行したプログラムの軌跡（履歴）をプロセッサ
の外部に設けた記録装置に記録するものである。記録内
容を出力してプログラムの作動履歴を庁析することによ
り、そのソフトウェアの検証を行うことができる。
式が従来から用いられている。この方式は１台のプロセ
ッサが実行したプログラムの軌跡（履歴）をプロセッサ
の外部に設けた記録装置に記録するものである。記録内
容を出力してプログラムの作動履歴を庁析することによ
り、そのソフトウェアの検証を行うことができる。
しかしながら上記のプログラムトレース方式では１台の
プロセッサについて考慮しているにすぎず、複数プロセ
ッサシステムにおける複数のプロセッサ相互間の関連し
合う作動状態と個々の複数プロセッサのソフトウェアの
作動状態を検証することができないという問題点を有し
ている。
プロセッサについて考慮しているにすぎず、複数プロセ
ッサシステムにおける複数のプロセッサ相互間の関連し
合う作動状態と個々の複数プロセッサのソフトウェアの
作動状態を検証することができないという問題点を有し
ている。
寸たシングルプロセッサ用のプログラムトレース装置を
複数プロセッサシステムに適用した場合、複数プロセッ
サ相互関係を考慮したソフトウェアの検証が行えないば
かりでなくプロセッサの台数に比例させてプログラムト
レース装置を設ける必要があり設備費が高額になる七い
う問題点を有している。
複数プロセッサシステムに適用した場合、複数プロセッ
サ相互関係を考慮したソフトウェアの検証が行えないば
かりでなくプロセッサの台数に比例させてプログラムト
レース装置を設ける必要があり設備費が高額になる七い
う問題点を有している。
（４）発明の目的
本発明の目的は、複数プロセッサシステムの複数のプロ
セッサの処胛実行に影響を与えることなく、並行して作
動している複数のプロセッサのゾログラム実行履歴をそ
の実行時間と共に特定プロセッサの作動状態を基準とし
てその前後にわたって記録させ、複数のプロセッサのデ
バッグ又はソフトウェアの検証を確実に行なわせかつ作
業能率を向上させることにある。
セッサの処胛実行に影響を与えることなく、並行して作
動している複数のプロセッサのゾログラム実行履歴をそ
の実行時間と共に特定プロセッサの作動状態を基準とし
てその前後にわたって記録させ、複数のプロセッサのデ
バッグ又はソフトウェアの検証を確実に行なわせかつ作
業能率を向上させることにある。
（５）発明の構成
本発明においては、複数のプロセッサの任意の１つを基
準プロセッサとし該基準プロセッサのプログラム作動に
対し予め設定した条件に従って条（３） 件到達時点を検出する制御回路、および、前記複数のプ
ロセッサのプログラム作動履歴を時間と共に複数の配憶
部に順次記憶し前記制御回路からのφ件到達信号を受け
た場合前記条件到浄時点を識別配憶し前記φ件到達時点
後所定の数量記憶後前ｉＭｉ″プログラム作動履歴を時
間と共に記憶することを停止する複数のトレース配憶回
路全具備する複数プロセッサ用プログラムトレース装置
が提供される。
準プロセッサとし該基準プロセッサのプログラム作動に
対し予め設定した条件に従って条（３） 件到達時点を検出する制御回路、および、前記複数のプ
ロセッサのプログラム作動履歴を時間と共に複数の配憶
部に順次記憶し前記制御回路からのφ件到達信号を受け
た場合前記条件到浄時点を識別配憶し前記φ件到達時点
後所定の数量記憶後前ｉＭｉ″プログラム作動履歴を時
間と共に記憶することを停止する複数のトレース配憶回
路全具備する複数プロセッサ用プログラムトレース装置
が提供される。
（６）発明の実施例
第１図は本発明の一実施例としての複数プロセッサシス
テムのプログラムトレース装置を示す。
テムのプログラムトレース装置を示す。
複数のプロセッサ１１，１２．・・・＋Ｉｎから成る複
数プロセッサシステム１があり、このシステム１内のプ
ロセッサ相互間の関連する接続は図示してないが、複数
のプロセッサが５評して作動することによシ、複数プロ
セッサシステムとして与えられたタスクを遂行する。各
個のプロセッサからその実行プログラム情報信号Ｓ１１
．Ｓ１２．・・・。
数プロセッサシステム１があり、このシステム１内のプ
ロセッサ相互間の関連する接続は図示してないが、複数
のプロセッサが５評して作動することによシ、複数プロ
セッサシステムとして与えられたタスクを遂行する。各
個のプロセッサからその実行プログラム情報信号Ｓ１１
．Ｓ１２．・・・。
Ｓｉｎがパスなどから取り出され切換回路２に印（４）
加する。この実施例においては、切換回路は２つの切換
要素２１および２２から成り、複数のプロセ、すのうち
の任實の２つを選択する。切換要素２１け基準となるプ
ロセッサ、例えばプロセッサ１１を選択し、切換要素２
２は他のプロセッサ、例えばプロセッサ１２を選択する
。プロセッサ］１を基準プロセッサ、プロセッサ１２’
を従ｆｆｉプロセ、すと称す。
要素２１および２２から成り、複数のプロセ、すのうち
の任實の２つを選択する。切換要素２１け基準となるプ
ロセッサ、例えばプロセッサ１１を選択し、切換要素２
２は他のプロセッサ、例えばプロセッサ１２を選択する
。プロセッサ］１を基準プロセッサ、プロセッサ１２’
を従ｆｆｉプロセ、すと称す。
基準プロセッサおよび従属プロセッサのプログラム実行
情報信号８１１およびＳ１２は切換回路２において遂択
され信号８２１および８２２としてそれぞれプログラム
トレース装置３および４に接続されている。
情報信号８１１およびＳ１２は切換回路２において遂択
され信号８２１および８２２としてそれぞれプログラム
トレース装置３および４に接続されている。
トレース製雪３は制御回路３１トレ一ス配憶回路３２お
よびクロック発生回路３３から構成されている。
よびクロック発生回路３３から構成されている。
トレース装置４け制御回路４１およびトレース配憶回路
４２から構成されている。
４２から構成されている。
制御回路３１から制御回路４１ヘタイミング信号Ｓ３１
が印加されている。
が印加されている。
クロック発生回路３３からクロック信号８３３が制御回
路３１および４１へ印加されている。
路３１および４１へ印加されている。
トレース装置３の詳細図を第２図に示す。トレース装置
４もクロック発生回路を除いて第２図と同じ回路で構成
されている。
４もクロック発生回路を除いて第２図と同じ回路で構成
されている。
第２図回路について述べる。信号８２１をデコーダ３１
１で受け入れ、デコーダ３１１においてトレースの基準
点を検１月するため信号Ｓ２１をアドレヌＡＤ、データ
ＤＴ、割込ＩＴ、ＣＰＴＪ状態ＣＣなどを解読して取り
１ｆｊＬ、アドレス比較器３１２、データ比較器（図示
せず）、割込比較器（図示せず）、ＣＰＵ状態比較器３
１３などに出力する。これらの比較器には予め比較のた
めの条件ＡＤＯ、ＣＣＯが設定されている。
１で受け入れ、デコーダ３１１においてトレースの基準
点を検１月するため信号Ｓ２１をアドレヌＡＤ、データ
ＤＴ、割込ＩＴ、ＣＰＴＪ状態ＣＣなどを解読して取り
１ｆｊＬ、アドレス比較器３１２、データ比較器（図示
せず）、割込比較器（図示せず）、ＣＰＵ状態比較器３
１３などに出力する。これらの比較器には予め比較のた
めの条件ＡＤＯ、ＣＣＯが設定されている。
基準プロセッサのプログラム作動が予め設定された上記
の条件に一致するとそれらの比較器の出力の論理が「１
」となり、ＯＲ回路３１４に印加される。ＯＲ回路３１
４の出力論理がｒｌＪのときフリップフロップ３１５を
セットする。
の条件に一致するとそれらの比較器の出力の論理が「１
」となり、ＯＲ回路３１４に印加される。ＯＲ回路３１
４の出力論理がｒｌＪのときフリップフロップ３１５を
セットする。
フリップフロップ３】５の出力け、カウンタ３１６、フ
リップフロップ３１９ａのリセット端子、ＯＲ回路３１
９ｂおよびタイミング回路３】９に接続されている。
リップフロップ３１９ａのリセット端子、ＯＲ回路３１
９ｂおよびタイミング回路３】９に接続されている。
カウンタ３１６はフリップフロップ３１５から駆動され
るとタイミング回路３１９がトレース記録回路３２に送
出した数量を計数し所定数計数した後信号を出力しフリ
ップフロップ３１５をリセットする。
るとタイミング回路３１９がトレース記録回路３２に送
出した数量を計数し所定数計数した後信号を出力しフリ
ップフロップ３１５をリセットする。
フリップフロップ３１９＆は記録開始信号ＩＲによりセ
ットされて、フリップフロップ３１５の出力によりリセ
ットされる。
ットされて、フリップフロップ３１５の出力によりリセ
ットされる。
ＯＲ回路３１９ｂにはフリ、ゾフロッゾ３１５および３
１９ａの出力が入力されているので、その出力は記録開
始信号ＩＲが発せられてから基準プロセッサのプログラ
ム作動が予め設定された条件に到達した後カウンタ３１
６が所定数量計数するまで論理「１」になる。
１９ａの出力が入力されているので、その出力は記録開
始信号ＩＲが発せられてから基準プロセッサのプログラ
ム作動が予め設定された条件に到達した後カウンタ３１
６が所定数量計数するまで論理「１」になる。
ＯＲ回路３１９ｂの出力論理「１」がトレース記録回路
３２へのトレース記録期間を示す。タイミング回路３１
９に印加されるフリップフロップ３１５の出力は、基準
プロセッサのプログラム作動が予め設定された条件に到
達した時点、すなわち、基準点を識別して記録させるた
めのものである。
３２へのトレース記録期間を示す。タイミング回路３１
９に印加されるフリップフロップ３１５の出力は、基準
プロセッサのプログラム作動が予め設定された条件に到
達した時点、すなわち、基準点を識別して記録させるた
めのものである。
信号８２１はＡＮＤ回路３１８に印加されると共に条件
検出回路３１７に印加され、条件検出回路３１７におい
てトレース記録すべき条件に一致した場合その論理は「
１」となり八−回路３１８に印加される。
検出回路３１７に印加され、条件検出回路３１７におい
てトレース記録すべき条件に一致した場合その論理は「
１」となり八−回路３１８に印加される。
ＡＮＤ回路３１８の出力はタイミング回路３１９に印加
される。又タイミング回路３１９にはクロック発生回路
３３からのクロック信号８３３を計数するカウンタ３３
１を通した時刻が印加される。
される。又タイミング回路３１９にはクロック発生回路
３３からのクロック信号８３３を計数するカウンタ３３
１を通した時刻が印加される。
タイミング回路３１９け、ＯＲ回路３１９ｂの出力論理
が「】」である期間、すなわち記録開始信号ｒＲＪＫ発
せられて基準点経過後所定数量記憶外でであってかつ条
件検出回路３１７においてトレース記録すべきインスト
ラクションに和尚する場合に限り、インストラクション
とその時の時刻をトレース記録回路３２に送出する。タ
イミング回路３１９は麦；単点を識別できるようにトレ
ース配録回路３２に信号を送出する。
が「】」である期間、すなわち記録開始信号ｒＲＪＫ発
せられて基準点経過後所定数量記憶外でであってかつ条
件検出回路３１７においてトレース記録すべきインスト
ラクションに和尚する場合に限り、インストラクション
とその時の時刻をトレース記録回路３２に送出する。タ
イミング回路３１９は麦；単点を識別できるようにトレ
ース配録回路３２に信号を送出する。
トレース記録回路３２では次のように記録が行なわれる
。
。
第３図（ａ）に示すようにアドレス・データＡＤ・ＤＴ
と時刻ＣＬＫが同時に記録される。トレース記録回路３
２はメモリをいたずらに大きくすることは得策ではない
から、例えば４に語程度の大きさに定めておく。しかし
ながら、記録開始信号ＩＲが発せられてから配録を終了
するまではこの程度のメモリ容量では十分でないので、
トレース記録回路は第３図（、）において上部から下部
へ順次配録させ最下部に到達したら再び最上部に戻る。
と時刻ＣＬＫが同時に記録される。トレース記録回路３
２はメモリをいたずらに大きくすることは得策ではない
から、例えば４に語程度の大きさに定めておく。しかし
ながら、記録開始信号ＩＲが発せられてから配録を終了
するまではこの程度のメモリ容量では十分でないので、
トレース記録回路は第３図（、）において上部から下部
へ順次配録させ最下部に到達したら再び最上部に戻る。
いわゆるサイクリック記録ができるようにしである。従
って、第３図（、）に図示の如く、基準点ＥＶＴのとき
から所定時間分の記録はｐＨに記録され基準点ＥＶＴ以
前の記録けＢｌｌ’、Ｂｌｌに＝ｉ″′ａされる。
って、第３図（、）に図示の如く、基準点ＥＶＴのとき
から所定時間分の記録はｐＨに記録され基準点ＥＶＴ以
前の記録けＢｌｌ’、Ｂｌｌに＝ｉ″′ａされる。
り上により基準点ＥＶＴの前移のプログラム作動の履歴
が適矛のメモリ空間に蓄積される。
が適矛のメモリ空間に蓄積される。
プログラムトレース装置４についても同様である。その
記録の例示を第３図（ｂ）に示した。
記録の例示を第３図（ｂ）に示した。
第３図（、）と第３図（ｂ）のＥＶＴの発生時点が相違
しているのけ、この例示においては、基準プロセッサと
従属プロセッサが相異なった場合を仮定しているからで
ある。また条件栓用回路の条件設定を変えることによっ
てもトレース配録回路の記録タイミングが変わる回部性
がある。
しているのけ、この例示においては、基準プロセッサと
従属プロセッサが相異なった場合を仮定しているからで
ある。また条件栓用回路の条件設定を変えることによっ
てもトレース配録回路の記録タイミングが変わる回部性
がある。
いずれにせよ、第３図（、）（ｂ）に図示の如きプログ
ラムトレース配録内容を読み出して解析することにより
、基準プロセッサと従属プロセッサそれぞれのプログラ
ム作動履歴と共に基準プロセッサと従属プロセッサが同
時刻に協調ある並行作動が行なっているかどうかなどの
検証を行うことができる。
ラムトレース配録内容を読み出して解析することにより
、基準プロセッサと従属プロセッサそれぞれのプログラ
ム作動履歴と共に基準プロセッサと従属プロセッサが同
時刻に協調ある並行作動が行なっているかどうかなどの
検証を行うことができる。
複数プロセッサシステムにおいてはこのように基準プロ
セッサを定め、基準プロセッサのプログラム作動を条件
として従属プロセッサのプログラム作動を同時的に記録
することにより、ソフトウェア検証を効率良く行うこと
ができる◎本発明のプログラムトレース装置は、複数プ
ロセッサシステムの処理実行には何ら影響を与えないの
で、プログラムデパック時ばかりでなく、通常動作時に
も適用することができる。
セッサを定め、基準プロセッサのプログラム作動を条件
として従属プロセッサのプログラム作動を同時的に記録
することにより、ソフトウェア検証を効率良く行うこと
ができる◎本発明のプログラムトレース装置は、複数プ
ロセッサシステムの処理実行には何ら影響を与えないの
で、プログラムデパック時ばかりでなく、通常動作時に
も適用することができる。
本発明の実施に肖ってはこの他種々の形態をとることが
できる。例えば上記の例示においては基準プロセッサ１
台、従属プロセッサ１台について述べたが従属プロセッ
サを複数台にすることができる。又従属プロセッサの台
数が少ない場合には切捗回路を設けることなく、但し基
準プロセッサに追従させて行う、トレース装置をプロセ
ッサ毎設けることもできる。さらに基準点としては前述
に述べたものの仲、手動的に行うように付加することも
できる。
できる。例えば上記の例示においては基準プロセッサ１
台、従属プロセッサ１台について述べたが従属プロセッ
サを複数台にすることができる。又従属プロセッサの台
数が少ない場合には切捗回路を設けることなく、但し基
準プロセッサに追従させて行う、トレース装置をプロセ
ッサ毎設けることもできる。さらに基準点としては前述
に述べたものの仲、手動的に行うように付加することも
できる。
（７）発明の効果
本発明によれば、複数プロセッサシステムの複数のプロ
セッサの処理実行に影響を与えることなく、並行して作
動している複数のプロセッサのプログラム実行履歴をそ
の実行時間と共に特定プロセッサの作動状態を基準とし
てその前後にわたって記録させ、複数のプロセッサのデ
バッグ又はソフトウェアの検証を確実に行なわせかつ作
業卵重を向上させることができる。
セッサの処理実行に影響を与えることなく、並行して作
動している複数のプロセッサのプログラム実行履歴をそ
の実行時間と共に特定プロセッサの作動状態を基準とし
てその前後にわたって記録させ、複数のプロセッサのデ
バッグ又はソフトウェアの検証を確実に行なわせかつ作
業卵重を向上させることができる。
第１図は本発明の一実施例としての複数プロセッサシス
テムのプログラムトレース装置の回路図、第２図は第１
図回路の詳細回路図、第３図（ａ）（ｂ）は本発明のプ
ログラムトレース配録の概念を示す図、である。 （符号の説明） 】・・・複数プロセッサシステム、１１，１．２・・・
］ｎ・・・プロセッサ、２・・・切換回路、２１．２２
・・・切換素子、３・・・トレース装置、３１・・・制
御回路、３２・・・トレース配憶回路、３３・・・クロ
ック発生回路、４・・・トレース装置、４１・・・制御
°回路、４２・・・トレース記憶回路。 第１図 １ 第２図 し−−１ （ｂ） ２８３−
テムのプログラムトレース装置の回路図、第２図は第１
図回路の詳細回路図、第３図（ａ）（ｂ）は本発明のプ
ログラムトレース配録の概念を示す図、である。 （符号の説明） 】・・・複数プロセッサシステム、１１，１．２・・・
］ｎ・・・プロセッサ、２・・・切換回路、２１．２２
・・・切換素子、３・・・トレース装置、３１・・・制
御回路、３２・・・トレース配憶回路、３３・・・クロ
ック発生回路、４・・・トレース装置、４１・・・制御
°回路、４２・・・トレース記憶回路。 第１図 １ 第２図 し−−１ （ｂ） ２８３−
Claims (1)
- 【特許請求の範囲】 １、検数のプロセッサの任意の１つを基準プロセッサと
し該基漁プロセッサのプログラム作動に対し予め設定し
た条件に従って条件到達時点を検出する制御回路、およ
び、前Ｗｉ２複数のプロセッサのプログラム作動履歴を
時間と共に複数の配憶部に順次記憶し前ｉｆ制徂１回路
からの条件到達信号を受けた場合前記条件到達時点を識
別配憶し前記条件到達時点後所定の数量Ｆ憶後前記プロ
グラム作動履歴を時間と共に言ｅ憶することを停止する
複数のトレース記憶回路を具備する複数プロセッサ用ゾ
ロダラムトレース装置。 ２、前記複数のプロセッサと前記制御回路の間に前記基
準プロセッサおよび前記仙のプロセッサを選択する切換
回路を設けた特許請求の範囲第１項に言ｅ載の複数プロ
七ッサ用プログラムトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111934A JPS605349A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用プログラムトレ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111934A JPS605349A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用プログラムトレ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605349A true JPS605349A (ja) | 1985-01-11 |
Family
ID=14573793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111934A Pending JPS605349A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用プログラムトレ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244143A (ja) * | 1987-03-30 | 1988-10-11 | Nec Corp | 情報処理方式 |
-
1983
- 1983-06-23 JP JP58111934A patent/JPS605349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244143A (ja) * | 1987-03-30 | 1988-10-11 | Nec Corp | 情報処理方式 |
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