JPS6053323B2 - integrated circuit device - Google Patents
integrated circuit deviceInfo
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- JPS6053323B2 JPS6053323B2 JP56057577A JP5757781A JPS6053323B2 JP S6053323 B2 JPS6053323 B2 JP S6053323B2 JP 56057577 A JP56057577 A JP 56057577A JP 5757781 A JP5757781 A JP 5757781A JP S6053323 B2 JPS6053323 B2 JP S6053323B2
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- output
- signal
- integrated circuit
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Description
【発明の詳細な説明】
この発明は、入出力端子の入力／出力機能の切換えを行
なうコントロールレジスタを内蔵した集積回路装置に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integrated circuit device incorporating a control register for switching input/output functions of input/output terminals.
一般に、集積回路装置の入力／出力機能は、使用者の必
要とする機能に応じてマスクを換えることにより所望の
機能を得るようにしている。In general, the input/output functions of an integrated circuit device are designed to obtain desired functions by changing masks depending on the functions required by the user.
すなわち、例えは入出力端子を入力用とする場合、プル
アップ抵抗の接続、あるいはシユミツト・トリガ入力等
の有無により、基準となる回路パターンにおける配線の
接続、切断が決定され、これに応じたマスクを使用する
ことによつて回路が構成されている。また、出力用とし
た場合は、オープンドレイン出力の有無等を考慮して同
様に回路が構成される。しかし、このような方法では、
使用者の必要とする回路機能に応じてマスクを換えて集
積回路を製作する必要がある。For example, when an input/output terminal is used for input, the connection or disconnection of wiring in the reference circuit pattern is determined by the connection of a pull-up resistor or the presence or absence of Schmitt trigger input, etc., and the mask is set accordingly. The circuit is constructed by using . Furthermore, when used for output, the circuit is configured in the same way, taking into consideration the presence or absence of open drain output. However, in such a method,
It is necessary to manufacture an integrated circuit by changing the mask depending on the circuit function required by the user.
したがつて、作業が煩雑となるうえに、或る使用目的に
対して製造した集積回路装置が、他の使用目的には利用
できない欠点があつた。この発明は、上記のような事情
を鑑みてなされたもので、その目的とするところは、一
つの集積回路を単一目的だけでなく、汎用に使用できる
集積回路装置を提供することである。Therefore, not only is the work complicated, but the integrated circuit device manufactured for a certain purpose cannot be used for other purposes. The present invention has been made in view of the above circumstances, and its purpose is to provide an integrated circuit device in which one integrated circuit can be used not only for a single purpose but also for general purposes.
以下、図面を参照してこの発明の一実施例を説明する。Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は、その構成を示すもので、１１０指定レジスタ
１１、および入出力仕様選択レジスタ１２、出力データ
レジスタ１３からデコーダ１４に供給された信号は、こ
のデコーダ１４から信号Ａ、Ｂ、Ｃとして選択的に取り
出される。そして、信号Ａ、Ｂはそれぞれ、電源ＶＤＤ
と接地点Ｖ、、との間に直列接続して設けられた、トラ
ンジスタＴｒｌ、Ｔｒ２のゲートに供給される。このト
ランジスタＴｒ、、Ｔｒ。の共通接続点は、入出力端子
１１０に接続され、トランジスタＴｒ、、Ｔｒ、の導通
状態ｊにより、入出力端子１１０には、電源電位ＶＤＤ
）あるいは接地点電位Ｖ、、が供給される。さらに、信
号Ｃは、トランジスタＴｒ３のゲートを導通制御し、こ
のトランジスタの導通状態により、電源電位ＶＤＤを抵
抗体素子にを介して、節点ａに供給す７るようにしてい
る。したがつて、信号Ｃの印加によつて入出力端子１１
０に供給された入力信号は、プルアップされ、抵拍只，
を介して入力回路１５に供給される。Ｒ１は保護抵抗、
Ｔｒｌ４は保護ダイオードとして動作している。このよ
うな構成の集積回路装置の入出力側回路において、例え
ば、入出力端子１１０を通常人力端子として使用する場
合、第２図ａに示すように信号Ａ−ＣをＲＯＪにする。FIG. 1 shows its configuration. Signals supplied from the 110 specification register 11, input/output specification selection register 12, and output data register 13 to the decoder 14 are sent from the decoder 14 as signals A, B, and C. selectively taken out. And the signals A and B are respectively connected to the power supply VDD.
The voltage is supplied to the gates of transistors Trl and Tr2, which are connected in series between the voltage and the ground point V, . These transistors Tr, Tr. The common connection point of is connected to the input/output terminal 110, and due to the conduction state j of the transistors Tr, Tr, the input/output terminal 110 is connected to the power supply potential VDD.
) or the ground potential V, , is supplied. Furthermore, the signal C controls the conduction of the gate of the transistor Tr3, and depending on the conduction state of this transistor, the power supply potential VDD is supplied to the node a via the resistor element. Therefore, by applying the signal C, the input/output terminal 11
The input signal fed to 0 is pulled up,
The signal is supplied to the input circuit 15 via. R1 is a protection resistor,
Trl4 operates as a protection diode. In the input/output side circuit of an integrated circuit device having such a configuration, for example, when the input/output terminal 110 is used as a normal human input terminal, the signal A-C is set to ROJ as shown in FIG. 2a.
したがつて、トランジスタＴｒｌ，Ｔｒ２，Ｔｒ３はそ
れぞれオフ状態となり、入出力端子１１０に供給された
信号はそのまま次段の内部回路に伝達される。また、こ
の回路において入出力端子１１０をプルアップ抵抗付入
力として使用する場合は、第２図ｂに示すように、信号
Ａ，ＢをＲＯＪとし、信号ＣをＲＬにすることによりト
ランジスタＴｒ３のみをオン状態にする。したがつて、
入出力端子１１０に供給された信号は、プルアップ用抵
抗体素子ｒおよびトランジスタＴｒ３を介して供給され
た電源電位■。ｏによつてプルアップされて次段の内部
回路へ供給される。ここで、抵抗体素子ｒはプルアップ
のための抵抗となりうる機能を有するもので、例えば、
拡散抵一抗、ポリシリコン抵抗を用いる方法、あるいは
、デイプレツシヨン型トランジスタのゲートに接地点電
位■，，を印加して用いる方法、さらに、エンハンスメ
ント型トランジスタのゲートに電源電位ＶＯＤを印加し
て用いる方法等が考えられる。第２図Ｃ，ｄはそれぞれ
データ出力時の各信号の状態を示すもので、ｃ図はデー
タＲＯョの出力時の状態、ｄ図はデータＲｌＪの出力時
の状態である。すなわち、ｃ図においては信号Ａ，Ｃを
ＲＯＪとし、信号ＢをＲｌＪにすることにより入出力端
子１１０をトランジスタＴｒ２を介して接地して出力Ｒ
ＯＪを得る。また、ｄ図では信号ＡをＲｌＪとし、信号
Ｂ，ＣをＲＯＪとすることにより、入出力端子１１０に
はトランジスタＴｒｌを介して電源電位ＶＤＯを供給し
て出力ＲｌＪを得るようにしている。ノ 第２図ｅはオ
ープンドレイン出力の場合の信号の状態を示すもので、
入出力端子１１０をオープンドレイン出力として使用す
る場合、トランジスタＴｒｌを常にオフ状態にするため
に、信号ＡをＲＯＪレベルにしてこのトランジスタＴｒ
ｌのゲートに印加する。Therefore, the transistors Trl, Tr2, and Tr3 are each turned off, and the signal supplied to the input/output terminal 110 is directly transmitted to the next stage internal circuit. In addition, when the input/output terminal 110 is used as an input with a pull-up resistor in this circuit, as shown in FIG. 2b, by setting the signals A and B to ROJ and setting the signal C to RL, only the transistor Tr3 Turn on. Therefore,
The signal supplied to the input/output terminal 110 is the power supply potential ■ supplied via the pull-up resistor element r and the transistor Tr3. o is pulled up and supplied to the next stage internal circuit. Here, the resistor element r has a function of being a pull-up resistor, for example,
A method using a diffused resistor or a polysilicon resistor, a method using a ground point potential ■, , applied to the gate of a depletion type transistor, and a method using a method using a power supply potential VOD applied to the gate of an enhancement type transistor. etc. are possible. FIGS. 2C and 2D show the states of each signal when data is output, respectively. FIG. 2C shows the state when data RO is output, and FIG. 2D shows the state when data RlJ is output. That is, in Figure c, the signals A and C are set to ROJ, and the signal B is set to RlJ, thereby grounding the input/output terminal 110 via the transistor Tr2 and outputting R.
Get O.J. Further, in FIG. d, the signal A is set to RlJ, and the signals B and C are set to ROJ, so that the input/output terminal 110 is supplied with the power supply potential VDO via the transistor Trl to obtain the output RlJ. Figure 2e shows the signal state in the case of open drain output.
When the input/output terminal 110 is used as an open drain output, the signal A is set to the ROJ level to keep the transistor Trl in an off state.
applied to the gate of l.
そして、出力するデータがＲＯ．Ｊの時のみ、トランジ
スタＴｒ２のゲートに印加する信号ＢをＲｌＪレベルに
してオ７状態にすることによりオープンドレイン出力を
得ている。上述した機能をコントロールするためのコン
トロール信号Ａ，Ｂ，Ｃは、２つのコントロールレジス
タと出力データレジスタから生成される。Then, the data to be output is RO. Only at the time of J, an open drain output is obtained by setting the signal B applied to the gate of the transistor Tr2 to the RlJ level to bring it into the O7 state. Control signals A, B, and C for controlling the functions described above are generated from two control registers and an output data register.
このコントロールレジスタに与える情報は、入出力のモ
ード指定と入力の場合のプルアップの有無、また、出力
の場合のオープンドレイン仕様の有無指定である。これ
らの情報と入出力の関係を表一１に示す。ここで、１１
０指定をレジスタ１として、その記憶情報をＱ，（例え
はＱ１＝１は入力モード，Ｑ１＝０は出力モード）とし
、また、入出力仕様選択の指定をレジスタ２として、そ
の記憶情報をＱ２（Ｑ２＝１は入出力モード仕様，Ｑ２
＝０はノーマルな入出力）とすると、各コントロール信
号Ａ，Ｂ，Ｃは、表−２の真理値表に示すように、各レ
ジスタの記憶情報によつて決定される。The information given to this control register is the input/output mode designation, the presence or absence of pull-up in the case of input, and the designation of the presence or absence of open drain specification in the case of output. Table 1 shows the relationship between this information and input/output. Here, 11
0 designation is set as register 1, its storage information is set as Q (for example, Q1=1 is input mode, Q1=0 is output mode), and input/output specification selection is set as register 2, and its storage information is set as Q2. (Q2=1 is input/output mode specification, Q2
= 0 is normal input/output), each control signal A, B, C is determined by the information stored in each register, as shown in the truth table of Table 2.
なお、この発明は上述した実施例に限定されるものでは
なく、例えば第３図に示すように構成しても良い。Note that the present invention is not limited to the above-described embodiment, and may be configured as shown in FIG. 3, for example.
この回路は、上記実施例ではプルアップ抵抗入力として
いたものを、シユミツト入力としたものである。すなわ
ち、コントロール信号ＣがＲＯョレベルの時は所定電位
■１を抵抗Ｒ１およびインバータ１５，１６を介して節
点ａに供給し、信号ＣがＲｌＪレベルの時に、入出力端
子１１０の入力電位■、とインバータ１６の出力電位を
保護抵抗を兼ねるＲ１と帰還抵抗Ｒ２で分圧し、この電
位によつてインバータ１５のターン電位を決定する。し
たがつて、入出力端子１１０からの入力はシユミツト入
力となる。他の動作は実施例と同様である。以上説明し
たようにこの発明によれば、デコーダの出力信号を変え
ることにより、入出力端子の入力／出力機能状態を変化
させることができるので、一つの集積回路装置を汎用に
使用できるようｊになる。This circuit uses a Schmitt input instead of the pull-up resistor input in the above embodiment. That is, when the control signal C is at the RO level, the predetermined potential (1) is supplied to the node a via the resistor R1 and the inverters 15, 16, and when the signal C is at the R1J level, the input potential (2) of the input/output terminal 110 is supplied to the node a. The output potential of the inverter 16 is divided by R1, which also serves as a protection resistor, and the feedback resistor R2, and the turn potential of the inverter 15 is determined by this potential. Therefore, the input from the input/output terminal 110 becomes a Schmitt input. Other operations are similar to those in the embodiment. As explained above, according to the present invention, the input/output functional state of the input/output terminal can be changed by changing the output signal of the decoder, so that one integrated circuit device can be used for general purposes. Become.
第１図はこの発明の一実施例に係る集積回路装置の入出
力端子側回路を示す図、第２図ａ−ｅはそれぞれ上記第
１図の回路におけるデコーダの出門力と入出力端子の入
力／出力機能状態との関係を示す図、第３図はこの発明
の他の実施例を示す回路図である。
１１・・・１１０指定レジスタ、１２・・・入出力仕様
選択レジスタ、１３・・・出力データレジスタ、１４・
・）デコーダ、１１０・・・入出力端子。FIG. 1 is a diagram showing a circuit on the input/output terminal side of an integrated circuit device according to an embodiment of the present invention, and FIGS. 2 a to 2 are diagrams showing an output output of a decoder and an input of an input/output terminal in the circuit shown in FIG. 1, respectively. FIG. 3 is a circuit diagram showing another embodiment of the present invention. 11... 110 specification register, 12... Input/output specification selection register, 13... Output data register, 14...
・) Decoder, 110... input/output terminal.
Claims (1)
１のレジスタと、この入出力端子からの信号入力時およ
び信号出力時にこの信号の入出力仕様選択情報を記憶す
る第２のレジスタと、出力情報を記憶する出力データレ
ジスタと、上記各レジスタから供給される情報信号を解
読して入出力端子の機能の切換えを行なうデコーダとを
備えたことを特徴とする集積回路装置。1. A first register that stores input/output switching information of an input/output terminal, and a second register that stores input/output specification selection information of this signal at the time of signal input and signal output from this input/output terminal; 1. An integrated circuit device comprising: an output data register that stores output information; and a decoder that decodes information signals supplied from each of the registers and switches functions of input/output terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057577A JPS6053323B2 (en) | 1981-04-16 | 1981-04-16 | integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057577A JPS6053323B2 (en) | 1981-04-16 | 1981-04-16 | integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172428A JPS57172428A (en) | 1982-10-23 |
| JPS6053323B2 true JPS6053323B2 (en) | 1985-11-25 |
Family
ID=13059700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56057577A Expired JPS6053323B2 (en) | 1981-04-16 | 1981-04-16 | integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053323B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200326A (en) * | 1983-04-26 | 1984-11-13 | Nec Corp | Data processing system |
-
1981
- 1981-04-16 JP JP56057577A patent/JPS6053323B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172428A (en) | 1982-10-23 |
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