KR100450955B1 - Circuit for reducing leakage current semiconductor device and controlling method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 230000002265 prevention Effects 0.000 claims abstract description 22
- 230000008569 process Effects 0.000 claims description 12
- 230000000694 effects Effects 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 반도체 장치의 불필요한 전류소모를 감소시키기 위한 회로 및 그 제어방법에 관한 것이다. 외부 입출력 신호를 내부의 입출력 회로로 연결하는 반도체 패드를 포함하는 반도체 장치에서 불필요한 전류경로의 생성을 방지하는 누설전류 방지회로는, p형 불순물확산영역은 상기 반도체 패드에 연결되며 다른 p형 불순물 확산영역은 내부 전원전압단(Vcc)에 연결되는 p형 모스 트랜지스터와, n형 불순물확산영역은 상기 반도체 패드에 연결되며 다른 n형 불순물확산영역은 접지전압단(GND)에 연결되는 n형 모스 트랜지스터와, 외부 제어에 응답하여 상기 p형 모스 트랜지스터의 n형 불순물확산영역과 상기 n형 모스 트랜지스터의 p형 불순물확산영역에 각각 게이트 전압을 제공하는 제어회로를 포함하여 구성된다. 이로써 본 발명은 반도체 장치를 사용하는 시스템에서 불필요한 누설전류를 방지하고 이에 따른 소비전력의 효율적인 운용 및 시스템 경쟁력 강화의 효과를 얻는다.The present invention relates to a circuit for reducing unnecessary current consumption of a semiconductor device and a control method thereof. In a semiconductor device including a semiconductor pad connecting an external input / output signal to an internal input / output circuit, a leakage current prevention circuit for preventing generation of an unnecessary current path includes a p-type impurity diffusion region connected to the semiconductor pad and diffusing another p-type impurity. A p-type MOS transistor connected to an internal power supply voltage terminal Vcc, an n-type impurity diffusion region connected to the semiconductor pad, and an n-type MOS transistor connected to the ground voltage terminal GND, respectively. And a control circuit for providing a gate voltage to the n-type impurity diffusion region of the p-type MOS transistor and the p-type impurity diffusion region of the n-type MOS transistor in response to external control. As a result, the present invention prevents unnecessary leakage current in a system using a semiconductor device, thereby achieving the effect of efficient operation of power consumption and enhancement of system competitiveness.
Description
본 발명은 반도체 장치 및 그 제어방법에 관한 것으로서, 특히 반도체 장치의 불필요한 전류소모를 감소시키기 위한 회로 및 그 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a control method thereof, and more particularly, to a circuit for reducing unnecessary current consumption of a semiconductor device and a control method thereof.
전기적인 제어가 필요한 대부분의 시스템에서 사용되고 있는 반도체장치(semiconductor device)는, 반도체 소자로 구성되는 내부 회로와 외부의 핀(전극)을 통해 상기 내부 회로를 시스템에 전기적으로 접속하는 리드 프레임(lead frame)으로 구성되며, 상기 내부 회로와 상기 전극 사이에는 신호를 전달해주는 역할을 수행하는 반도체 패드(semiconductor pad)가 구비된다. 상기 반도체 패드는 신호의 전달 방향에 따라 입력 패드(input pad), 출력 패드(output pad), 양방향 패드(input/output pad) 등으로 구분될 수 있다.BACKGROUND OF THE INVENTION A semiconductor device used in most systems requiring electrical control includes a lead frame which electrically connects the internal circuit to the system through an internal circuit composed of semiconductor elements and an external pin (electrode). A semiconductor pad is provided between the internal circuit and the electrode to transmit a signal. The semiconductor pad may be classified into an input pad, an output pad, an input / output pad, etc. according to a signal transmission direction.
한편, 휴대 단말기 등과 같이 제한된 용량의 배터리를 사용하는 시스템은 정상동작 이외의 경우 슬립 모드로 진입하여 대기동작에 필요한 최소한의 부분을 제외한 나머지 부분으로 공급되는 전원을 제한함으로써 배터리의 소모를 감소시키는 방식을 사용하고 있다. 이러한 슬립 상태에서 시스템 내부의 반도체 입력 패드 또는 양방향 패드의 특정 핀을 통해 입력되는 신호가 "하이(1)" 또는 "로우(0)"으로 명확하게 판별될 수 없는 경우 신호의 미확인(known) 상태로 인한 반도체 장치의 오동작이 발생한다. 따라서 이러한 오동작을 방지하기 위하여 반도체 패드는 입출력 보호수단으로서, "로우(0)" 값을 유지하기 위한 풀-다운 저항 또는 "하이(1)" 값을 유지하기 위한 풀-업 저항을 내장할 수 있다.On the other hand, a system using a limited capacity battery, such as a mobile terminal, enters a sleep mode other than the normal operation, and reduces the battery consumption by limiting the power supplied to the remaining parts except the minimum required for the standby operation. I'm using In this sleep state, when a signal input through a specific pin of a semiconductor input pad or a bidirectional pad in the system cannot be clearly identified as "high (1)" or "low (0)", the signal is in an unknown state. The malfunction of the semiconductor device occurs. Therefore, in order to prevent such a malfunction, the semiconductor pad may include a pull-down resistor for maintaining the "low" value or a pull-up resistor for maintaining the "high" value as an input / output protection means. have.
도 1은 종래 기술에 의한 반도체 장치들 사이의 연결을 보인 구성도이다.1 is a block diagram showing a connection between semiconductor devices according to the prior art.
상기 도 1을 참조하면, 반도체 장치 A(110) 내부에는 출력 회로부(112)와 입력 회로부(114)와 양방향 패드(118)가 포함되며, 특히 상기 입력 회로부(114)의 입력을 로우 상태로 유지하기 위하여 풀-다운 저항(116)을 내장하고 있다. 또한 반도체 장치 B(120)는 상기 반도체 장치 A(110)로부터 전기적인 신호를 수신하기 위하여, 입력 패드(128)와 입력 회로부(122)를 구비하며, 특히 상기 입력 회로부(122)의 입력을 하이 상태로 유지하기 위하여 풀-업 저항(122)을 내장하고 있다.Referring to FIG. 1, an output circuit unit 112, an input circuit unit 114, and a bidirectional pad 118 are included in the semiconductor device A 110. In particular, the input of the input circuit unit 114 is kept low. A pull-down resistor 116 is built in for this purpose. In addition, the semiconductor device B 120 includes an input pad 128 and an input circuit part 122 to receive an electrical signal from the semiconductor device A 110. In particular, the semiconductor device B 120 may turn the input of the input circuit part 122 high. The pull-up resistor 122 is built in to maintain the state.
만일 슬립 모드 상태에서 상기 반도체 장치들(110)(120)이 사용되지 않고 대기상태로 놓이게 된다면 입력 패드(128)와 연결된 풀-업 저항(122)으로부터 양방향 패드(118)와 연결된 풀-다운 저항(116)으로 불필요한 전류 경로가 발생하여 누설전류가 발생하게 된다. 이러한 누설전류는 과다한 전력소비의 원인이 된다.If the semiconductor devices 110 and 120 are not in use in the sleep mode and are placed in a standby state, a pull-down resistor connected to the bidirectional pad 118 from the pull-up resistor 122 connected to the input pad 128 may be used. An unnecessary current path is generated at 116 to generate a leakage current. This leakage current causes excessive power consumption.
도 2는 종래 기술에 의한 반도체 장치과 외부소자 사이의 연결을 보인 구성도이다.도 2는 종래 기술에 의한 반도체 장치과 외부소자 사이의 연결을 보인 구성도이다.2 is a block diagram showing a connection between a semiconductor device and an external device according to the prior art. FIG. 2 is a block diagram showing a connection between a semiconductor device and an external device according to the prior art.
상기 도 2에서, 반도체 장치(130) 내부에는 입력 패드(138)와 입력 회로부(134)가 구비되며, 상기 반도체 장치(130)는 입력 패드(138)에 의해 외부 소자인 풀-다운 저항(136)과 연결된다. 상기 입력 패드(138)는 외부로부터의 미확인 상태 신호로 인한 반도체 장치 내부의 영향을 제거하기 위한 보호수단으로서 풀-업 저항(132)을 내장한다. 상기 풀-업 저항(132)은 상기 입력 회로부(134)의 입력단 신호 상태를 하이 상태로 유지한다.In FIG. 2, an input pad 138 and an input circuit unit 134 are provided inside the semiconductor device 130, and the semiconductor device 130 is a pull-down resistor 136 that is an external element by the input pad 138. ). The input pad 138 includes a pull-up resistor 132 as a protection means for removing the influence of the inside of the semiconductor device due to an unidentified state signal from the outside. The pull-up resistor 132 maintains the input terminal signal state of the input circuit unit 134 in a high state.
이러한 경우 슬립 모드 상태에서 상기 입력 패드(138)와 연결된 풀-업 저항(132)과 외부의 풀-다운 저항(136) 사이에 불필요한 전류 경로가 발생하여 누설전류가 발생하게 된다.In this case, an unnecessary current path is generated between the pull-up resistor 132 connected to the input pad 138 and the external pull-down resistor 136 in the sleep mode, thereby generating a leakage current.
이상과 같이, 슬립 상태의 시스템에서는 반도체 패드에 연결되어 있는 풀-업/풀-다운 저항과 그에 연결된 다른 소자에 의하여 불필요한 전류 경로가 발생하였으며 이로 인하여 누설전류가 발생하였다. 따라서 종래 기술에 의한 반도체 패드에 있어서 풀-업 저항 또는 풀-다운 저항에 의하여 발생되는 과다한 전력소모를 방지하기 위한 방법을 필요로 하게 되었다.As described above, in the sleep state system, an unnecessary current path is generated by the pull-up / pull-down resistor connected to the semiconductor pad and other devices connected thereto, thereby causing leakage current. Accordingly, there is a need for a method for preventing excessive power consumption caused by a pull-up resistor or a pull-down resistor in a semiconductor pad according to the prior art.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, 반도체 패드의 입출력 보호수단을 적용 디바이스의 입출력 보호 수단에 맞게 소프트웨어적으로 제어함으로써 누설전류를 차단하며 소비전력을 감소시키는 누설전류 방지회로 및 그 제어방법을 제공하는 것이다.Accordingly, an object of the present invention, which is invented to solve the problems of the prior art operating as described above, is to control the input / output protection means of the semiconductor pad in accordance with the input / output protection means of the applied device by blocking the leakage current and power consumption. It is to provide a leakage current prevention circuit and a control method for reducing the leakage current.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 외부 입출력 신호를 내부의 입출력 회로로 연결하는 반도체 패드를 포함하는 반도체 장치에서 불필요한 전류경로의 생성을 방지하는 누설전류 방지회로에 있어서,An embodiment of the present invention devised to achieve the above object is a leakage current prevention circuit for preventing generation of unnecessary current paths in a semiconductor device including a semiconductor pad connecting an external input / output signal to an internal input / output circuit. In
일측은 상기 반도체 패드에 연결되며 다른 일측은 내부 전원전압단(Vcc)에 연결되어 제어신호에 따라 풀-업 저항으로서 동작하는 입력 보호수단과,An input protection means connected to the semiconductor pad on one side and connected to an internal power supply voltage terminal (Vcc) to operate as a pull-up resistor according to a control signal;
일측은 상기 반도체 패드에 연결되며 다른 일측은 접지전압단(GND)에 연결되어 제어신호에 따라 풀-다운 저항으로서 동작하는 출력 보호수단과,An output protection means connected to one side of the semiconductor pad and connected to the ground voltage terminal GND, the output protection means operating as a pull-down resistor according to a control signal;
상기 입력 보호수단과 상기 출력 보호수단으로 각각 제어신호를 공급하는 제어회로를 포함하여 구성된다.And a control circuit for supplying control signals to the input protection means and the output protection means, respectively.
본 발명의 다른 실시예는, 외부 입출력 신호를 내부의 입출력 회로로 연결하는 반도체 패드를 포함하는 반도체 장치에서 불필요한 전류경로의 생성을 방지하는누설전류 방지회로에 있어서,Another embodiment of the present invention provides a leakage current prevention circuit for preventing generation of an unnecessary current path in a semiconductor device including a semiconductor pad connecting an external input / output signal to an internal input / output circuit.
p형 불순물확산영역은 상기 반도체 패드에 연결되며 다른 p형 불순물 확산영역은 내부 전원전압단(Vcc)에 연결되는 p형 모스 트랜지스터와,a p-type impurity diffusion region is connected to the semiconductor pad, and another p-type impurity diffusion region is connected to an internal power supply voltage terminal Vcc;
n형 불순물확산영역은 상기 반도체 패드에 연결되며 다른 n형 불순물확산영역은 접지전압단(GND)에 연결되는 n형 모스 트랜지스터와,an n-type impurity diffusion region is connected to the semiconductor pad, and another n-type impurity diffusion region is connected to a ground voltage terminal (GND);
외부 제어에 응답하여 상기 p형 모스 트랜지스터의 n형 불순물확산영역과 상기 n형 모스 트랜지스터의 p형 불순물확산영역에 각각 게이트 전압을 제공하는 제어회로를 포함하여 구성된다.And a control circuit for providing a gate voltage to the n-type impurity diffusion region of the p-type MOS transistor and the p-type impurity diffusion region of the n-type MOS transistor in response to external control.
본 발명의 또 다른 실시예는, 반도체 장치의 외부 입출력 신호를 내부의 입출력 회로로 연결하는 반도체 패드에 연결되어 풀-업 저항으로 동작할 수 있는 입력 보호수단과 풀-다운 저항으로 동작할 수 있는 출력 보호수단과 상기 입력 보호수단 및 상기 출력 보호수단을 제어하는 제어회로를 포함하는 누설전류 방지회로를 제어하기 위한 방법에 있어서,Another embodiment of the present invention is connected to a semiconductor pad that connects an external input / output signal of a semiconductor device to an internal input / output circuit, and may operate as a pull-down resistor and an input protection means capable of operating as a pull-up resistor. A method for controlling a leakage current prevention circuit comprising an output protection means and a control circuit for controlling the input protection means and the output protection means,
전원이 공급되면, 상기 누설전류 방지회로를 미리 정해지는 초기 동작 모드로 설정하는 제1 과정과,A first process of setting the leakage current prevention circuit to a predetermined initial operation mode when power is supplied;
상기 반도체 패드가 입력 보호수단을 필요로 하는지 또는 출력 보호수단을 필요로 하는지를 판단하는 제2 과정과,A second process of determining whether the semiconductor pad needs an input protection means or an output protection means;
상기 판단결과에 따라 상기 입력 보호수단과 상기 출력 보호수단 중 어느 하나를 온하거나 또는 상기 입력 보호수단과 상기 출력 보호수단을 모두 오프하는 제3 과정과,A third process of turning on either one of the input protection means and the output protection means or turning off both the input protection means and the output protection means according to the determination result;
상기 제1 과정 또는 상기 제3 과정 이후 슬립 모드가 요청되면, 상기 입력 보호수단과 상기 출력 보호수단을 모두 오프하는 제4 과정을 포함한다.If the sleep mode is requested after the first process or the third process, a fourth process of turning off both the input protection means and the output protection means.
도 1은 종래 기술에 의한 반도체 장치들 사이의 연결을 보인 구성도.1 is a block diagram showing a connection between semiconductor devices according to the prior art.
도 2는 종래 기술에 의한 반도체 장치과 외부소자 사이의 연결을 보인 구성도.2 is a block diagram showing a connection between a semiconductor device and an external device according to the prior art.
도 3은 본 발명에 적용되는 반도체 장치를 나타낸 도면.3 is a view showing a semiconductor device applied to the present invention.
도 4는 본 발명에 적용되는 다른 반도체 장치를 나타낸 도면.4 is a view showing another semiconductor device to which the present invention is applied.
도 5는 본 발명에 따른 반도체 장치의 누설전류 방지회로를 나타낸 도면.5 is a view showing a leakage current prevention circuit of a semiconductor device according to the present invention.
도 6은 본 발명에 따른 누설전류 방지회로의 제어동작을 나타낸 흐름도.6 is a flow chart showing the control operation of the leakage current prevention circuit according to the present invention.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the preferred embodiment of the present invention. In the following description of the present invention, terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or an operator. Therefore, the definition should be made based on the contents throughout the specification.
후술되는 본 발명은 반도체 장치의 내부에서 입출력 보호수단으로서 사용하고 있는 풀-업 저항 및 풀-다운 저항을 p형 금속 산화 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOS-FET, 이하 모스 트랜지스터라 한다.) 및 n형 모스 트랜지스터로 구성하고 이들을 내부 제어신호를 이용하여 제어하는 것이다.The present invention described below uses a pull-up resistor and a pull-down resistor which are used as an input / output protection means inside a semiconductor device, and a p-type metal oxide semiconductor field effect transistor (MOS-FET). And n-type MOS transistors, which are controlled using internal control signals.
도 3은 본 발명에 적용되는 반도체 장치를 도시한 것으로서 도시한 바와 같이, 반도체 장치(140) 내부에는 출력 회로부(142)와 입력 회로부(144)와 양방향 패드(148)가 구비되며, 특히 n형 모스 트랜지스터로 구성된 보호수단(146)을 내장한다. 또한 도 4는 본 발명에 적용되는 다른 반도체 장치를 도시한 것으로서 도시한 바와 같이, 반도체 장치(150) 내부에는 입력 패드(158)와 입력 회로부(152)가 구비되며, 특히 p형 모스 트랜지스터로 구성된 보호수단(154)을 내장한다.3 illustrates an example of a semiconductor device according to the present invention, an output circuit unit 142, an input circuit unit 144, and a bidirectional pad 148 are provided inside the semiconductor device 140. A protection means 146 composed of MOS transistors is incorporated. 4 illustrates another semiconductor device to which the present invention is applied. As shown in FIG. 4, an input pad 158 and an input circuit unit 152 are provided inside the semiconductor device 150. In particular, the semiconductor device 150 includes a p-type MOS transistor. The protection means 154 is incorporated.
상기 도 3과 4에서 입출력 보호수단들(146)(154)의 저항은 고정된 값으로 반도체 장치 내에 구현된다.3 and 4, the resistance of the input / output protection means 146 and 154 is implemented in the semiconductor device at a fixed value.
도 5는 본 발명에 따른 반도체 장치의 누설전류 방지회로를 나타낸 도면이다. 도시된 바와 같이 반도체 장치 내부에 p형 모스 트랜지스터(220) 및 n형 모스 트랜지스터(250)를 이용하여 구현된 풀-업 저항과 풀-다운 저항을 내부 제어신호들을 사용하여 설계변경이 가능하게 할 수 있도록 구현하였다.5 is a view showing a leakage current prevention circuit of a semiconductor device according to the present invention. As shown in the drawing, a pull-up resistor and a pull-down resistor implemented using the p-type MOS transistor 220 and the n-type MOS transistor 250 can be changed using internal control signals. Implemented to enable
상기 도 5를 참조하면, 반도체 장치의 누설전류 방지회로 내부에는 반도체 패드에 연결되는 p형 모스(PMOS) 트랜지스터(220) 및 n형 모스(NMOS) 트랜지스터(250)와 이들을 제어하는 제어회로(200)가 구비된다. 상기 제어회로(200)는 제1 제어신호 ud_C와 제2 제어신호 ud_EN에 의하여 상기 p형 모스 트랜지스터(220) 및 n형 모스 트랜지스터(250)를 온 또는 오프한다.Referring to FIG. 5, a p-type MOS (PMOS) transistor 220 and an n-type MOS (NMOS) transistor 250 connected to a semiconductor pad and a control circuit 200 that control the inside of the leakage current prevention circuit of the semiconductor device. ) Is provided. The control circuit 200 turns on or off the p-type MOS transistor 220 and the n-type MOS transistor 250 according to the first control signal ud_C and the second control signal ud_EN.
상기 p형 모스 트랜지스터(220)의 p형 불순물확산영역(활성화영역)과 상기 n형 모스 트랜지스터(250)의 n형 불순물확산영역은 반도체 패드에 공통적으로 연결되며, 상기 p형 모스 트랜지스터(220)의 다른 p형 불순물확산영역은 내부 전원전압단에 연결되고 상기 n형 모스 트랜지스터(250)의 다른 n형 불순물확산영역은 접지전압단에 연결된다. 한편 상기 제어회로(200)는 제1 제어신호 ud_C와 제2 제어신호 ud_EN에 따라 상기 p형 모스 트랜지스터(220)의 n형 불순물확산영역(게이트 전극)과 상기 n형 모스 트랜지스터(250)의 p형 불순물확산영역(게이트 전극)에 각각 게이트 전압을 제공한다.The p-type impurity diffusion region (activation region) of the p-type MOS transistor 220 and the n-type impurity diffusion region of the n-type MOS transistor 250 are commonly connected to the semiconductor pad, and the p-type MOS transistor 220 The other p-type impurity diffusion region of is connected to an internal power supply voltage terminal, and the other n-type impurity diffusion region of the n-type MOS transistor 250 is connected to a ground voltage terminal. Meanwhile, the control circuit 200 according to the first control signal ud_C and the second control signal ud_EN, the n-type impurity diffusion region (gate electrode) of the p-type MOS transistor 220 and the p of the n-type MOS transistor 250. The gate voltage is provided to each of the impurity diffusion regions (gate electrodes).
이를 위하여 제어회로(200)는 제1 제어신호 ud_C와 제2 제어신호 ud_EN을 입력으로 하여 p형 모스 트랜지스터(220)의 게이트 전압을 출력하는 난드 연산소자(NAND Gate)(210)와, 상기 제2 제어신호 ud_EN을 반전하는 인버터(Inverter)(230)와, 상기 제1 제어신호 ud_C와 상기 인버터(230)의 출력인 반전된 제2 제어신호를 입력으로 하여 n형 모스 트랜지스터(250)의 게이트 전압을 출력하는 노아 연산소자(NOR Gate)(240)로 구성된다.To this end, the control circuit 200 inputs a first control signal ud_C and a second control signal ud_EN to output a gate voltage of a p-type MOS transistor 220, and a NAND gate element 210. 2 An input of an inverter 230 for inverting the control signal ud_EN, and a gate of the n-type MOS transistor 250 by inputting the first control signal ud_C and the inverted second control signal which is an output of the inverter 230. It is composed of a NOR gate 240 for outputting a voltage.
상기 누설전류 방지회로의 동작을 보다 상세히 설명하면, 제1 제어신호 ud_C와 제2 제어신호 ud_EN는 반도체 장치 내부의 레지스터에서 생성되며, 이들 두 제어신호들의 조합에 의해 반도체 패드는 입출력 보호수단이 내장되지 않은 타입, 풀-다운 저항으로 구현된 입출력 보호수단이 내장된 타입, 풀-업 저항으로 구현된 입출력 보호수단이 내장된 타입으로 동작한다. 하기의 <표 1>은 상기 두 제어신호들에 따른 모스 트랜지스터들(220)(250)의 동작 모드를 나타낸 것이다.Referring to the operation of the leakage current prevention circuit in more detail, the first control signal ud_C and the second control signal ud_EN are generated in a register inside the semiconductor device. Type, built-in input and output protection means implemented by pull-down resistor, input and output protection means implemented by pull-up resistor is built-in type. Table 1 below shows operation modes of the MOS transistors 220 and 250 according to the two control signals.
상기 <표 1>을 설명하면, ⓐ ud_EN 신호가 "로우"(0) 인 상태의 경우 반도체 패드는 입출력 보호수단으로서 풀-업 저항 또는 풀-다운 저항이 내장되지 않은 타입으로 사용되며, 이 경우 누설전류 방지회로의 동작 모드를 비 동작 모드라 하기로 한다. ⓑ ud_EN 신호가 "하이"(1)인 상태에서 ud_C 신호가 "로우"(0)를 유지하면 n형 모스 트랜지스터(250)가 온(ON)되어 풀-다운 저항을 구성하며 이 경우 누설전류 방지회로의 동작 모드를 풀-다운 저항 동작 모드라 하기로 한다. ⓒ ud_EN 신호가 "하이"(1)인 상태에서 ud_C 신호가 "하이"(1)를 유지하면 P형 모스 트랜지스터가 온(ON)되어 풀-업 저항을 구성하게 되며, 이 경우 누설전류 방지회로의 동작 모드를 풀-업 저항 동작 모드라 하기로 한다. 이와 같이 제어신호 ud_C 와 ud_EN의 조합에 의해 풀-업 저항 및 풀-다운 저항을 각각 구성하여 사용할 수 있다.Referring to Table 1, in the case where the ud_EN signal is "low" (0), the semiconductor pad is used as a type that does not have a pull-up resistor or a pull-down resistor as input / output protection means. The operation mode of the leakage current prevention circuit will be referred to as non-operation mode. Ⓑ If the ud_C signal remains "low" (0) while the ud_EN signal is "high" (1), the n-type MOS transistor 250 is turned on to form a pull-down resistor. The operation mode of the circuit will be referred to as a pull-down resistor operation mode. Ⓒ If the ud_C signal remains "high" (1) while the ud_EN signal is "high" (1), the P-type MOS transistor is turned on to form a pull-up resistor. In this case, the leakage current prevention circuit The operation mode of will be referred to as a pull-up resistor operation mode. In this way, a combination of the control signals ud_C and ud_EN may be used to configure a pull-up resistor and a pull-down resistor, respectively.
이상과 같이 본 발명은 도 1 및 도 2나 도 3 및 도 4와 같이 반도체 장치에 내장된 고정형 저항 대신 도 5에서 도시한 바와 같이 변경 가능한 회로를 사용함으로써 시스템의 이용 용도에 따라 풀-업 저항 또는 풀-다운 저항 등으로 변환하여 시스템에 이용할 수 있다.As described above, the present invention uses a circuit that can be changed as shown in FIG. 5 instead of the fixed resistor built in the semiconductor device as shown in FIGS. Alternatively, it can be converted into a pull-down resistor and used in the system.
한편, 상기 제1 및 제2 제어신호들을 반도체 장치 내부에서 제어하기 위하여, 내부의 제어 프로세서는 반도체 패드의 제어를 위한 프로그램을 실행한다. 즉, 프로세서가 제어하는 두 개의 내부 레지스터들이 제1 및 제2 제어신호와 각각 하나씩 연결되며, 제1 제어신호 ud_EN과 연결된 레지스터를 "0"으로 설정하면 제1 제어신호 ud_EN은 "0"의 값을 가지게 되고 상기 레지스터를 "1"로 설정하면 제1 제어신호 ud_EN은 "1"의 값을 가지게 된다. 제2 제어신호 ud_C도 동일한 방법으로 반도체 장치 내부의 프로세서에 의하여 제어된다.Meanwhile, in order to control the first and second control signals inside the semiconductor device, an internal control processor executes a program for controlling the semiconductor pad. That is, two internal registers controlled by the processor are connected to the first and second control signals, respectively, one by one. When the register connected to the first control signal ud_EN is set to "0", the first control signal ud_EN is set to "0". When the register is set to "1", the first control signal ud_EN has a value of "1". The second control signal ud_C is also controlled by the processor inside the semiconductor device in the same manner.
일 예로서, 본 발명에 따른 누설전류 방지회로와 그에 접속되는 반도체 패드를 구비하는 반도체 장치가 불필요한 배터리 소모를 방지하기 위하여 슬립 상태로 진입하는 경우 제어 프로세서는 이를 감지하고 누설전류 방지회로로 제공되는 제1 제어신호 ud_EN을 0으로 설정한다. 그러면 누설전류 방지회로의 p형 모스 트랜지스터와 n형 모스 트랜지스터는 모두 오프되고 반도체 패드는 보호수단으로서 풀-업저항이나 풀-다운 저항을 사용하지 않게 된다.As an example, when the semiconductor device having the leakage current prevention circuit and the semiconductor pad connected thereto enters a sleep state to prevent unnecessary battery consumption, the control processor detects this and is provided to the leakage current prevention circuit. The first control signal ud_EN is set to zero. Then, both the p-type MOS transistor and the n-type MOS transistor of the leakage current prevention circuit are turned off, and the semiconductor pad does not use a pull-up resistor or a pull-down resistor as a protection means.
이후 반도체 장치가 슬립 상태를 벗어나게 되면 제어 프로세서는 이를 감지하고 제1 제어신호 ud_EN을 "1"로 설정하는 한편, 반도체 패드가 입력용으로 사용되는지 또는 출력용으로 사용되는지에 따라 제2 제어신호 ud_C를 "1" 또는 "0"으로 설정한다. 예를 들어 외부 디바이스의 패드 특성이 풀-업 이면 외부 디바이스와 연결된 반도체 패드 특성도 같은 풀-업을 선택하거나, HI-Z 상태를 선택한다.Thereafter, when the semiconductor device comes out of the sleep state, the control processor detects this and sets the first control signal ud_EN to "1", while setting the second control signal ud_C according to whether the semiconductor pad is used for input or output. Set to "1" or "0". For example, if the pad characteristic of the external device is pull-up, the semiconductor pad characteristic connected to the external device is also selected as the pull-up or the HI-Z state is selected.
도 6은 본 발명에 따른 누설전류 방지회로의 제어 동작을 나타낸 흐름도이다. 여기서 상기 제어 동작은 반도체 장치 내부의 제어 프로세서에 의하여 실행된다.6 is a flowchart illustrating a control operation of the leakage current preventing circuit according to the present invention. The control operation is performed by a control processor inside the semiconductor device.
상기 도 6을 참조하면, 최초에 전원이 공급되었을시 제1 및 제2 제어신호들을 설정하기 위한 제1 및 제2 반도체 패드 제어 레지스터의 값들은 미리 정해진 초기값으로 각각 설정된다.(S10) 상기 초기값은 예를 들어 '00' 또는 '01"과 같이 임의로 정해진다.Referring to FIG. 6, when power is first supplied, values of the first and second semiconductor pad control registers for setting the first and second control signals are set to predetermined initial values, respectively (S10). The initial value is arbitrarily set, for example, '00' or '01'.
상기 초기값이 설정된 후 제어 프로세서는 상기 반도체 패드가 입력 보호수단을 필요로 하는지 또는 출력 보호수단을 필요로 하는지에 따라 상기 반도체 패드의 특성을 판단한 후, 상기 반도체 패드의 특성이 상기 설정된 초기값과 일치하는지를 확인한다.(S20) 즉, 상기 예에서 설정된 초기값은 '0x'로서 이는 풀-업/풀-다운 저항을 필요로 하지 않는 반도체 패드의 특성과 일치한다. 만일 누설전류 방지회로가 연결되는 반도체 패드가 풀-업 저항이나 풀-다운 저항을 필요로 한다면 상기 설정된 초기값은 재설정되어야 한다.After the initial value is set, the control processor determines the characteristic of the semiconductor pad according to whether the semiconductor pad requires an input protection means or an output protection means, and then the characteristics of the semiconductor pad are determined by the initial value. (S20) That is, the initial value set in the above example is '0x', which is consistent with the characteristics of the semiconductor pad that does not require a pull-up / pull-down resistor. If the semiconductor pad to which the leakage current protection circuit is connected needs a pull-up resistor or a pull-down resistor, the set initial value must be reset.
상기 과정(S20)에서의 확인 결과 일치하지 않으면 제1 및 제2 반도체 패드 제어 레지스터의 값들은 상기 반도체 패드의 특성에 따라 재설정된다.(S30) 즉, 상기 반도체 패드가 풀-업 저항을 필요로 한다면 제1 및 제2 반도체 패드 제어 레지스터의 값들은 '11'로 설정되고, 풀-다운 저항을 필요로 한다면 제1 및 제2 반도체 패드 제어 레지스터의 값들은 '10'으로 설정된다.If the result of the check in step S20 does not match, the values of the first and second semiconductor pad control registers are reset according to the characteristics of the semiconductor pad (S30). That is, the semiconductor pad requires a pull-up resistor. If so, the values of the first and second semiconductor pad control registers are set to '11', and if they require a pull-down resistor, the values of the first and second semiconductor pad control registers are set to '10'.
상기 과정(S30)에서의 재설정 이후 제어 프로세서는 슬립 모드가 요청되었는지를 지속적으로 확인한다.(S40) 상기 확인 결과 슬립 모드 요청이 있으면 제1 및 제2 반도체 패드 제어 레지스터의 값들을 '00' 또는 '01'로 수정하고 슬립 모드로 진입한다.After the reset in step S30, the control processor continuously checks whether the sleep mode is requested. (S40) If the check result indicates that the sleep mode request is made, the values of the first and second semiconductor pad control registers are set to '00' or Modify to '01' and enter sleep mode.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.In the present invention operating as described in detail above, the effects obtained by the representative ones of the disclosed inventions will be briefly described as follows.
본 발명은 반도체 패드의 입출력 보호수단으로서 사용되고 있는 풀-업 저항 및 풀-다운 저항을 온/오프 제어함으로써, 시스템에서 반도체 장치의 이용 상태에 따라 풀-업 저항을 사용하는 반도체 패드 또는 풀-다운 저항을 사용하는 반도체 패드 또는 보호수단을 사용하지 않는 반도체 패드 등의 다양한 형태로 사용할 수 있도록 한다.According to the present invention, the pull-up resistor and the pull-down resistor which are used as the input / output protection means of the semiconductor pad are controlled on / off, so that the semiconductor pad or the pull-down using the pull-up resistor according to the usage state of the semiconductor device in the system. It can be used in various forms, such as a semiconductor pad using a resistor or a semiconductor pad without using a protective means.
따라서 본 발명은 반도체에 연결되는 디바이스의 사용범위의 제한을 줄일 수 있고 또한 디바이스와의 보호수단의 불일치로 발생하는 누설전류를 차단하며 소비전력을 감소시킬 수 있다.Therefore, the present invention can reduce the limit of the use range of the device connected to the semiconductor, and also can cut off the leakage current caused by the mismatch of the protection means with the device and can reduce the power consumption.
또한 본 발명은 시스템의 다양한 동작(예를 들어 슬립 상태)으로 인해 발생할 수 있는 불필요한 누설전류를 방지하고 이에 따른 소비전력의 효율적인 운용 및 시스템 경쟁력 강화의 효과를 얻는다.In addition, the present invention prevents unnecessary leakage current that may occur due to various operations of the system (for example, a sleep state), thereby achieving the effect of efficient operation of power consumption and enhancement of system competitiveness.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0003841A KR100450955B1 (en) | 2002-01-23 | 2002-01-23 | Circuit for reducing leakage current semiconductor device and controlling method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0003841A KR100450955B1 (en) | 2002-01-23 | 2002-01-23 | Circuit for reducing leakage current semiconductor device and controlling method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030063619A KR20030063619A (en) | 2003-07-31 |
| KR100450955B1 true KR100450955B1 (en) | 2004-10-02 |
Family
ID=32218989
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0003841A KR100450955B1 (en) | 2002-01-23 | 2002-01-23 | Circuit for reducing leakage current semiconductor device and controlling method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100450955B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100619880B1 (en) * | 2004-07-01 | 2006-09-08 | 엘지전자 주식회사 | Power managing apparatus and method for mobile communication terminal |
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| KR970072687A (en) * | 1996-04-04 | 1997-11-07 | 문정환 | Memory output circuit |
| KR19990003762A (en) * | 1997-06-26 | 1999-01-15 | 김영환 | Word Line Leakage Current Control Device for Semiconductor Memory Devices |
| KR19990005442A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Low Power-Fast Stackable Cascode Circuit |
-
2002
- 2002-01-23 KR KR10-2002-0003841A patent/KR100450955B1/en not_active IP Right Cessation
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|---|---|
| KR20030063619A (en) | 2003-07-31 |
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