JPH11243639A - Semiconductor circuit - Google Patents
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- JPH11243639A JPH11243639A JP4245498A JP4245498A JPH11243639A JP H11243639 A JPH11243639 A JP H11243639A JP 4245498 A JP4245498 A JP 4245498A JP 4245498 A JP4245498 A JP 4245498A JP H11243639 A JPH11243639 A JP H11243639A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、サージ等に起因し
て電源電圧が急激に上昇したときに、この急激な電圧変
化を逃がすための回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for releasing a sudden change in voltage when a power supply voltage suddenly rises due to a surge or the like.
【０００２】[0002]
【従来の技術】従来のこの種の回路の一例を図２を参照
して説明する。この回路では、通常時即ち、電源ライン
８７および接地ライン８８間に印加される電源電圧が変
動しない場合には、電源電圧がそのまま信号処理回路７
１内の必要な箇所に供給される。そして、信号処理回路
７１による処理結果がデジタル値で「０」の場合には、
これがインバータ８３で反転され「１」になり、その結
果、出力バッファ部を構成する一方のＮ型ＭＯＳＦＥＴ
８５が導通状態となって出力端子８６には「０」が出力
されると共に、信号処理回路７１による処理結果がデジ
タル値で「１」の場合には、これがインバータ８３で反
転され「０」になり、その結果、出力バッファ部を構成
する他方のＰ型ＭＯＳＦＥＴ８４が導通状態となって出
力端子８６には「１」が出力されるように動作する。2. Description of the Related Art An example of a conventional circuit of this type will be described with reference to FIG. In this circuit, in normal times, that is, when the power supply voltage applied between the power supply line 87 and the ground line 88 does not fluctuate, the power supply voltage is
1 is supplied to necessary parts. When the processing result of the signal processing circuit 71 is “0” in digital value,
This is inverted by the inverter 83 to become “1”. As a result, one of the N-type MOSFETs constituting the output buffer unit
85 becomes conductive and “0” is output to the output terminal 86, and when the processing result by the signal processing circuit 71 is “1” as a digital value, this is inverted by the inverter 83 and becomes “0”. As a result, the other P-type MOSFET 84 constituting the output buffer unit is rendered conductive and operates so that "1" is output to the output terminal 86.
【０００３】一方、ＥＳＤサージ等が発生して電源電圧
が急激に上昇する場合には、抵抗８１とコンデンサ８０
との接続点の電圧が上昇しその結果、Ｎ型ＭＯＳＦＥＴ
８２が導通状態となり、このトランジスタの動作によっ
てサージ電圧が接地点に逃がされる。On the other hand, when the power supply voltage rises sharply due to an ESD surge or the like, a resistor 81 and a capacitor 80
As a result, the voltage at the connection point with
82 becomes conductive, and the surge voltage is released to the ground point by the operation of this transistor.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の回路によれば、ＭＯＳトランジスタを用いて
サージ電圧が接地点に逃げるようにしている。このた
め、図２に示す回路を集積化する際には、このトランジ
スタの分だけ半導体回路内での集積エリアを要してしま
い、コスト増加や集積エリアの有効利用が図られていな
かった。However, according to such a conventional circuit, the MOS transistor is used to allow the surge voltage to escape to the ground point. Therefore, when the circuit shown in FIG. 2 is integrated, an integrated area in the semiconductor circuit is required for this transistor, and cost increase and effective use of the integrated area have not been achieved.
【０００５】また、サージ電圧が大きなときには、Ｗ／
Ｌ比（ゲート幅、ゲート長比）の十分大きなものを使用
しなくてはこのＭＯＳトランジスタが破損してしまう懸
念もあるため、このトランジスタを製造する際には、半
導体集積回路中の占有エリアを十分にとることのみなら
ずＷ／Ｌ比を十分に大きく設定するように慎重にプロセ
ス管理を行う必要があり、コスト高となっていた。When the surge voltage is large, W /
If there is a concern that the MOS transistor will be damaged unless a transistor having a sufficiently large L ratio (gate width, gate length ratio) is used, when manufacturing this transistor, the occupied area in the semiconductor integrated circuit must be reduced. In addition to taking a sufficient value, it is necessary to carefully manage the process so as to set the W / L ratio to a sufficiently large value, resulting in an increase in cost.
【０００６】本発明は、このような従来の課題を解決す
るために創作されたもので、その目的は、集積エリアの
有効利用等を行え簡易な構成でサージ電圧等の急激な電
圧変化を逃がすことを可能とする回路を提供する点にあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem. An object of the present invention is to make it possible to make effective use of an integrated area and to escape a sudden voltage change such as a surge voltage with a simple configuration. The purpose of the present invention is to provide a circuit that enables the above.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、供給される直流電圧
の電圧変化が生じたときこの電圧変化を消滅させるため
の回路であって、前記電圧変化が生じたことに対応して
変化する変化信号を生成する変化信号生成部と、外部へ
の信号出力を相補的に行うスイッチング素子対と、与え
られる入力信号と前記信号生成部が生成した信号とに基
づき、前記電圧変化が消滅されるように前記スイッチン
グ素子対のスイッチング制御を行う回路と、を備えるこ
とを特徴とする半導体回路が提供される。According to the first aspect of the present invention, there is provided a circuit for eliminating a voltage change of a supplied DC voltage when the voltage change occurs. A change signal generator that generates a change signal that changes in response to the occurrence of the voltage change, a switching element pair that complementarily outputs a signal to the outside, a given input signal and the signal generator, And a circuit that controls the switching of the switching element pair based on the signal generated by the switching circuit so that the voltage change disappears.
【０００８】より、具体的には、供給される直流電圧の
電圧変化が生じたときこの電圧変化を消滅させるための
回路であって、前記電圧変化が生じたことに対応して、
抵抗と容量素子の時定数で定まる変化を行う信号を生成
する信号生成部と、外部への信号出力を相補的に行う２
つの直列接続されたトランジタからなる回路と、与えら
れる入力信号と前記信号生成部が生成した信号とに基づ
き、前記電圧変化が消滅されるように前記２つのトラン
ジスタを閉状態とする制御を行う回路と、を備えること
を特徴とする。More specifically, the present invention is a circuit for eliminating a change in the supplied DC voltage when the supplied DC voltage changes.
A signal generation unit that generates a signal that performs a change determined by a time constant of a resistance and a capacitance element, and complementarily outputs a signal to the outside 2
A circuit including two series-connected transistors, and a circuit that performs control to close the two transistors based on an input signal supplied and a signal generated by the signal generation unit so that the voltage change is eliminated. And the following.
【０００９】この発明によれば、直流電圧が変化したと
きに生成される変化信号と入力信号とを用いて、電圧変
動時には、電圧変化が消滅されるようにスイッチング素
子対のスイッチング制御を行うので、電圧変動を逃がす
ことが可能になり、しかも、出力バッファ部以外では、
スイッチング素子を用いずに構成可能となる。According to the present invention, the switching control of the switching element pair is performed using the change signal generated when the DC voltage changes and the input signal so that the voltage change disappears when the voltage changes. , It is possible to escape voltage fluctuations, and, except for the output buffer section,
It can be configured without using a switching element.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態に
係る半導体回路の回路図であって、図示するように、こ
の半導体回路は、電源電圧を供給するための電源ライン
６（電圧ＶDD）および接地ライン７（電圧ＶSS）との間
に並列に、変化信号生成部１と、制御部２と、相補部３
とを設けて、１チップ内の集積回路として構成されてい
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a semiconductor circuit according to an embodiment of the present invention. As shown, the semiconductor circuit includes a power supply line 6 (voltage V DD ) for supplying a power supply voltage and a ground line 7. (Voltage V SS ) in parallel with the change signal generation unit 1, the control unit 2, and the complementary unit 3
And is configured as an integrated circuit in one chip.
【００１１】また、所定の信号処理を行う信号処理回路
７０も、同一チップ内に配置されていて、信号処理回路
７０の処理結果がデジタル信号として、デジタル信号線
４を介して、制御部２の所定部に送られるようになって
いる。なお、内部図示はしないが、電源ライン６に接続
された電源線（図示せず）が信号処理回路７０内で所定
パターンで配線されると共に、接地ライン７に接続され
た接地線（図示せず）が信号処理回路７０内で所定パタ
ーンで配線されて、信号処理回路７０への電源電圧の供
給が行われている。A signal processing circuit 70 for performing predetermined signal processing is also arranged in the same chip, and the processing result of the signal processing circuit 70 is converted into a digital signal by the digital signal line 4 to control the control unit 2. It is sent to a predetermined section. Although not shown, a power supply line (not shown) connected to the power supply line 6 is wired in a predetermined pattern in the signal processing circuit 70, and a ground line (not shown) connected to the ground line 7 is provided. ) Are wired in a predetermined pattern in the signal processing circuit 70, and the power supply voltage is supplied to the signal processing circuit 70.
【００１２】変化信号生成部１は、コンデンサ１１と抵
抗１２とを直列接続して構成される。説明の都合上、コ
ンデンサ１１と抵抗１２との接続点を符号Ａで示す。制
御部２は、Ａ点の電圧を入力するインバータ１０と、Ａ
点の電圧および信号処理回路７０から出力されるデジタ
ル信号を入力する２入力のＮＯＲゲート２０と、インバ
ータ１０の出力値および信号処理回路７０から出力され
るデジタル信号を入力する２入力のＮＡＮＤゲート３０
とを有している。インバータ１０は、Ａ点に電位が予め
定められたしきい値よりも大の場合に「０」を出力し、
小の場合に「１」を出力する。また、同様に、ＮＯＲゲ
ート２０も予め定められたしきい値に基づいて、Ａ点の
電圧とデジタル信号線４の電圧とを入力する反転論理和
回路である。インバータ１０、ＮＯＲゲート２０、およ
び、ＮＡＮＤゲート３０は、夫々電源ライン６と接地ラ
イン７とに接続され電圧供給を受けている。なお、説明
の都合上、インバータ１０の出力位置を符号Ｂで示す。The change signal generator 1 is configured by connecting a capacitor 11 and a resistor 12 in series. For convenience of explanation, a connection point between the capacitor 11 and the resistor 12 is indicated by a symbol A. The control unit 2 includes an inverter 10 for inputting the voltage at the point A,
A two-input NOR gate 20 for inputting a point voltage and a digital signal output from the signal processing circuit 70, and a two-input NAND gate 30 for inputting the output value of the inverter 10 and the digital signal output from the signal processing circuit 70
And The inverter 10 outputs “0” when the potential at the point A is larger than a predetermined threshold value,
"1" is output when the value is small. Similarly, the NOR gate 20 is also an inverted OR circuit that inputs the voltage at the point A and the voltage of the digital signal line 4 based on a predetermined threshold value. The inverter 10, the NOR gate 20, and the NAND gate 30 are connected to the power supply line 6 and the ground line 7, respectively, and receive voltage supply. For convenience of explanation, the output position of the inverter 10 is indicated by a symbol B.
【００１３】相補部３は、自身のゲート端子をＮＯＲゲ
ート２０の出力端子と接続したＰ型ＭＯＳＦＥＴ４０
と、自身のゲート端子をＮＡＮＤゲート３０の出力端子
と接続したＮ型ＭＯＳＦＥＴ５０とを直列接続されて構
成されていて、さらにその接続点には出力端子６０が接
続されている。次に動作を説明する。今、ＶDD＝５
（Ｖ）、ＶSS＝０（Ｖ）とすると、コンデンサ１１の容
量を１０（ｐＦ）、抵抗１２の抵抗値を１００（ｋΩ）
程度とし、さらに、Ｐ型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳ
ＦＥＴ５０のトランジスタサイズ（Ｗ／Ｌ比）をＷ／Ｌ
＝５００（μｍ）／２（μｍ）程度にしておく。The complementary section 3 has a P-type MOSFET 40 having its own gate terminal connected to the output terminal of the NOR gate 20.
And an N-type MOSFET 50 having its own gate terminal connected to the output terminal of the NAND gate 30. The output terminal 60 is connected to the connection point. Next, the operation will be described. Now, V DD = 5
(V) and V SS = 0 (V), the capacitance of the capacitor 11 is 10 (pF), and the resistance value of the resistor 12 is 100 (kΩ).
And P-type MOSFET 40, N-type MOS
The transistor size (W / L ratio) of the FET 50 is W / L
= 500 (μm) / 2 (μm).
【００１４】電源電圧が変動しない通常状態では、Ａ点
の電位は０（Ｖ）であり、信号処理回路７０から出力さ
れる入力信号が「０」の場合には、ＮＯＲゲート２０に
は等価的に「００」が入力されて出力が「１」になり、
また、インバータ１０の動作によってＢ点でのデジタル
値が「１」となりＮＡＮＤゲート３０には「１０」が入
力されて出力が「１」になり、この結果、Ｎ型ＭＯＳＦ
ＥＴ５０が導通状態となって出力端子には「０」が出力
される。In a normal state where the power supply voltage does not fluctuate, the potential at point A is 0 (V), and when the input signal output from signal processing circuit 70 is "0", it is equivalent to NOR gate 20. Is input to "00" and the output becomes "1".
Further, the digital value at point B becomes "1" by the operation of the inverter 10, "10" is input to the NAND gate 30, and the output becomes "1". As a result, the N-type MOSF
ET50 becomes conductive and "0" is output to the output terminal.
【００１５】一方、通常状態で、信号処理回路７０から
出力される入力信号が「１」の場合には、ＮＯＲゲート
２０には等価的に「０１」が入力されて出力が「０」に
なり、また、インバータ１０の動作によってＢ点でのデ
ジタル値が「１」となりＮＡＮＤゲート３０には「１
１」が入力されて出力が「０」になり、この結果、Ｐ型
ＭＯＳＦＥＴ４０が導通状態となって出力端子には
「１」が出力される。On the other hand, when the input signal output from the signal processing circuit 70 is "1" in the normal state, "01" is equivalently input to the NOR gate 20, and the output becomes "0". The digital value at point B becomes “1” due to the operation of the inverter 10 and the NAND gate 30 outputs “1”.
When "1" is input, the output becomes "0". As a result, the P-type MOSFET 40 becomes conductive and "1" is output to the output terminal.
【００１６】さて、ＥＳＤサージ等によって、ＶDDが２
０〜３０（Ｖ）まで急激に上昇する異常時の動作につい
て図３を参照して説明する。図３に示すように、ＶDDが
２０〜３０（Ｖ）まで急激に上昇すると、点線で示すよ
うに、Ａ点の電圧は急激に上昇するとともに、コンデン
サ１１と抵抗１２で定まる時定数回路によって下降する
信号（変化信号）となる。このとき、インバータ１０、
ＮＯＲゲート２０、および、ＮＡＮＤゲート３０に供給
されている電圧値も変化するため、一点鎖線で示すよう
に、デジタル信号のしきい値レベルも変化する。Ａ点で
のデジタル値は「０」の状態から、Ａ点での電圧がしき
い値を越えると「１」となり、さらに、Ａ点での電圧が
しきい値を下回ると「０」となる。インバータ１０の動
作によって、Ｂ点でのデジタル値は、「１」から「０」
となり、その後、「１」となる。上述した回路定数と電
源電圧値では、図示するΔｔの時間は０．１〜１（μ
ｓ）程度になる。Now, V DD is 2 due to an ESD surge or the like.
The operation at the time of an abnormality that rapidly rises from 0 to 30 (V) will be described with reference to FIG. As shown in FIG. 3, when V DD rises sharply to 20 to 30 (V), the voltage at the point A sharply rises as shown by the dotted line, and a time constant circuit determined by the capacitor 11 and the resistor 12 causes the voltage to rise. The signal becomes a falling signal (change signal). At this time, the inverter 10,
Since the voltage value supplied to the NOR gate 20 and the NAND gate 30 also changes, the threshold level of the digital signal also changes as shown by the dashed line. The digital value at the point A changes from "0" to "1" when the voltage at the point A exceeds the threshold, and further to "0" when the voltage at the point A falls below the threshold. . By the operation of the inverter 10, the digital value at the point B changes from “1” to “0”.
And then "1". With the above-described circuit constants and power supply voltage values, the time Δt shown is 0.1 to 1 (μm).
s).
【００１７】したがって、Δｔ内では、信号処理回路７
０から出力される入力信号が「０」である場合には、Ｎ
ＯＲゲート２０には等価的に「０１」（Ａ点での等価デ
ジタル値「１」）が入力されて出力が「０」になり、ま
た、インバータ１０の動作によってＢ点でのデジタル値
が「０」となりＮＡＮＤゲート３０には「００」が入力
されて出力が「１」になり、この結果、Ｐ型ＭＯＳＦＥ
Ｔ４０、Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となっ
て、サージ電圧等が接地ライン７を介して逃がされ、こ
の後、通常時の動作に戻る。Therefore, within Δt, the signal processing circuit 7
If the input signal output from 0 is “0”, N
"01" (equivalent digital value "1" at point A) is equivalently input to the OR gate 20, and the output becomes "0", and the digital value at point B is changed to "0" by the operation of the inverter 10. "0", "00" is input to the NAND gate 30, and the output becomes "1". As a result, the P-type MOSFE
Both the T40 and the N-type MOSFET 50 become conductive, surge voltage and the like are released via the ground line 7, and thereafter, the operation returns to the normal operation.
【００１８】また、信号処理回路７０から出力される入
力信号が「１」の場合、ＮＯＲゲート２０には等価的に
「１１」が入力されて出力が「０」になり、また、イン
バータ１０の動作によってＢ点でのデジタル値が「０」
となりＮＡＮＤゲート３０には「０１」が入力されて出
力が「１」になり、この結果、Ｐ型ＭＯＳＦＥＴ４０、
Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となって、サー
ジ電圧等が接地ライン７を介して逃がされ、この後、通
常時の動作に戻る。When the input signal output from the signal processing circuit 70 is "1", "11" is equivalently input to the NOR gate 20 and the output becomes "0". Digital value at point B is “0” by operation
"01" is input to the NAND gate 30, and the output becomes "1". As a result, the P-type MOSFET 40,
Both of the N-type MOSFETs 50 become conductive, surge voltage and the like are released via the ground line 7, and thereafter, the operation returns to the normal operation.
【００１９】このようにして、ＥＳＤサージ等の発生に
よって、極短時間（Δｔ）だけ、出力バッファとして機
能する相補部３を構成する２つのトランジスタであるＰ
型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳＦＥＴ５０の双方を同
時に接続状態とすることによって、ＥＳＤサージ等の過
大電圧を逃がすことが可能となる。元々、相補部３に用
いられるＭＯＳＦＥＴは大きな電流を流すようにＷ／Ｌ
比の大きなサイズのＭＯＳＦＥＴが用いられるため、充
分に過大電圧を逃がすことが可能である。As described above, due to the occurrence of an ESD surge or the like, the two transistors P and P constituting the complementary unit 3 functioning as an output buffer for an extremely short time (Δt).
By simultaneously connecting both the MOSFET 40 and the N-type MOSFET 50, an excessive voltage such as an ESD surge can be released. Originally, the MOSFET used for the complementary portion 3 has a W / L
Since a MOSFET having a large ratio is used, it is possible to sufficiently release an excessive voltage.
【００２０】そして、この実施の形態に係る回路は、相
補部３以外ではＷ／Ｌ比の大きなトランジスタ素子を別
途配置せずに実現できるため、集積エリアの有効利用を
図ることが可能となり集積回路の製造プロセスが単純化
され、ひいてはコスト抑制も可能になるという効果が得
られる。Since the circuit according to this embodiment can be realized without separately arranging a transistor element having a large W / L ratio except for the complementary portion 3, the integrated area can be effectively used, and the integrated circuit can be effectively used. This simplifies the manufacturing process of the first embodiment, and thus can reduce costs.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によれば、
直流電圧が変化したときに生成される変化信号を用い
て、電圧変動時には電圧変化が消滅されるようにスイッ
チング素子対のスイッチング制御を行うので、別途大き
なＷ／Ｌ比のＭＯＳＦＥＴを配置しないで電圧変動を逃
がすことが可能になり、チップ面積を小さくすることが
できる。As described above, according to the present invention,
Using a change signal generated when the DC voltage changes, the switching control of the switching element pair is performed so that the voltage change disappears when the voltage fluctuates. Therefore, the voltage is increased without separately arranging a MOSFET having a large W / L ratio. Fluctuations can be released, and the chip area can be reduced.
【図１】本発明の実施の形態に係る半導体回路の回路図
である。FIG. 1 is a circuit diagram of a semiconductor circuit according to an embodiment of the present invention.
【図２】従来技術の説明図である。FIG. 2 is an explanatory diagram of a conventional technique.
【図３】回路動作の説明図である。FIG. 3 is an explanatory diagram of a circuit operation.
１ 変化信号生成部 ２ 制御部 ３ 相補部 ４ デジタル信号線 ６ 電源ライン ７ 接地ライン １０ インバータ １１ コンデンサ １２ 抵抗 ２０ ＮＯＲゲート ３０ ＮＡＮＤゲート ４０ Ｐ型ＭＯＳＦＥＴ ５０ Ｎ型ＭＯＳＦＥＴ ６０ 出力端子 ７０ 信号処理回路 ７１ 信号処理回路 ８０ コンデンサ ８１ 抵抗 ８２ Ｎ型ＭＯＳＦＥＴ ８３ インバータ ８４ Ｐ型ＭＯＳＦＥＴ ８５ Ｎ型ＭＯＳＦＥＴ ８６ 出力端子 ８７ 電源ライン ８８ 接地ライン DESCRIPTION OF SYMBOLS 1 Change signal generation part 2 Control part 3 Complement part 4 Digital signal line 6 Power supply line 7 Ground line 10 Inverter 11 Capacitor 12 Resistance 20 NOR gate 30 NAND gate 40 P-type MOSFET 50 N-type MOSFET 60 Output terminal 70 Signal processing circuit 71 Signal Processing circuit 80 Capacitor 81 Resistance 82 N-type MOSFET 83 Inverter 84 P-type MOSFET 85 N-type MOSFET 86 Output terminal 87 Power supply line 88 Ground line
Claims (1)
ときこの電圧変化を消滅させるための回路であって、 前記電圧変化が生じたことに対応して変化する変化信号
を生成する変化信号生成部と、 外部への信号出力を相補的に行うスイッチング素子対
と、 与えられる入力信号と前記信号生成部が生成した信号と
に基づき、前記電圧変化が消滅されるように前記スイッ
チング素子対のスイッチング制御を行う回路と、を備え
たことを特徴とする半導体回路。1. A circuit for eliminating a voltage change of a supplied DC voltage when the voltage change occurs, wherein the change signal generates a change signal that changes in response to the voltage change. A generation unit, a switching element pair that complementarily outputs a signal to the outside, and a switching element pair such that the voltage change is eliminated based on a given input signal and a signal generated by the signal generation unit. A semiconductor circuit, comprising: a circuit that performs switching control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245498A JPH11243639A (en) | 1998-02-24 | 1998-02-24 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245498A JPH11243639A (en) | 1998-02-24 | 1998-02-24 | Semiconductor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243639A true JPH11243639A (en) | 1999-09-07 |
Family
ID=12636520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245498A Withdrawn JPH11243639A (en) | 1998-02-24 | 1998-02-24 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243639A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828842B2 (en) | 2002-06-10 | 2004-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011228372A (en) * | 2010-04-16 | 2011-11-10 | Toshiba Corp | Semiconductor integrated circuit device |
| JP2012174983A (en) * | 2011-02-23 | 2012-09-10 | Toshiba Corp | Integrated circuit |
| JP2013207388A (en) * | 2012-03-27 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | Esd protection circuit and semiconductor device relating to esd protection circuit |
-
1998
- 1998-02-24 JP JP4245498A patent/JPH11243639A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |