JPS6051746B2 - 制御回路の診断方式 - Google Patents
制御回路の診断方式Info
- Publication number
- JPS6051746B2 JPS6051746B2 JP54094055A JP9405579A JPS6051746B2 JP S6051746 B2 JPS6051746 B2 JP S6051746B2 JP 54094055 A JP54094055 A JP 54094055A JP 9405579 A JP9405579 A JP 9405579A JP S6051746 B2 JPS6051746 B2 JP S6051746B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- line
- control circuit
- mode
- external storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、中央処理装置と第１、第２の端末との間に
設けられる制御回路特に中央処理装置とその主記憶装置
および外部記憶装置との間に設けられプログラムモード
およびＤＭＡ（ダイレクトメモリアクセス）モードでデ
ータ転送を制御する回路の診断方式に関する。
設けられる制御回路特に中央処理装置とその主記憶装置
および外部記憶装置との間に設けられプログラムモード
およびＤＭＡ（ダイレクトメモリアクセス）モードでデ
ータ転送を制御する回路の診断方式に関する。
計算機は高速アクセス可能な半導体記憶装置などから
なる主記憶装置を内蔵しているが、この他に記憶容量の
大きいディスク、フロッピーなども備えており、これら
も同一ロツカー内に収容しているのが普通である。
なる主記憶装置を内蔵しているが、この他に記憶容量の
大きいディスク、フロッピーなども備えており、これら
も同一ロツカー内に収容しているのが普通である。
これに対して更に記憶容量の大きい磁気テープ（ＭＴ）
などは離れて設置されることが多く、この場合ＭＴと計
算機との接続にはインターフェース変換が必要になる。
第１図はこの関係を説明する図で、ＣＰＵ、ＭＳは計算
機の中央処理装置、主記憶装置であり、Ｉ／Ｏは上記の
ＭＴで本例では計算機本体よりｌ０ｗＬ程度離れて設置
される。ディスクなどの同一ロツカー内のものなら、各
々コントローラを備えているから、特にインターフェー
スは必要でなく基板上の配線で済むが、離れていると、
バスのレシーバ・ドライバ、制御線のコントローラなど
を備えるアダプタ（制御回路）ＡＤＰを設け、該アダプ
タを介してＭＴを接続することが必要になる。か）るシ
ステムでは書込み読取りを、ＣＰＵを介して行なうＪプ
ログラムモードと、メモリＭＳ、ＭＴ両者間で直接行な
うＤＭＡモードの両モードで行なうことが考えられてい
る。１、はこのプログラムモードの制御線、１２はＤＭ
Ａモードの制御線、１ａはデータバスである。データバ
スは両モードのもの、を統一して１本にしている。か）
るアダプタ搭載プリント基板の診断に本発明は係るもの
である。か）るアダプタの制御線ｌ■、は第２図に示す
ようにイネーブル１、２、それに対する応答であるリプ
ライＥｌ３、読取りか書込みかを指示するリードＥｌ４
〜Ｉ／０内の各種レジスタの選択信号であるレジスタセ
レクトＦｌ５各線からなり、また制御線′２はＩ／０か
らのデータ送れの要求信号であるサービスイン′２１，
その応答確認信号であるサービスアウト′２２，読取り
か書込みかを示すメモリリード１２３各線からなる。Ｃ
ＰＵとＩ／０との間のデータ転送は制御線′１，ＣＰＵ
のワークレジスタＷＲｌおよびＩ／０内のレジスタによ
り行なわれ、これに対してＤＭＡモードのデータ転送で
はＣＰＵがＩ／０コントローラ（図示しない）に例えば
メモリＭＳのアドレス××から何語をＭＴへ書込めとい
つた指令を与えることにより、以後はＣＰＵを介さずに
ＭＳ．．ＭＴ間で直接データ転送が行なわれる。ところ
でか）る２モード動作のアダプタ（制御回路）では同種
の制御線が存在する。
などは離れて設置されることが多く、この場合ＭＴと計
算機との接続にはインターフェース変換が必要になる。
第１図はこの関係を説明する図で、ＣＰＵ、ＭＳは計算
機の中央処理装置、主記憶装置であり、Ｉ／Ｏは上記の
ＭＴで本例では計算機本体よりｌ０ｗＬ程度離れて設置
される。ディスクなどの同一ロツカー内のものなら、各
々コントローラを備えているから、特にインターフェー
スは必要でなく基板上の配線で済むが、離れていると、
バスのレシーバ・ドライバ、制御線のコントローラなど
を備えるアダプタ（制御回路）ＡＤＰを設け、該アダプ
タを介してＭＴを接続することが必要になる。か）るシ
ステムでは書込み読取りを、ＣＰＵを介して行なうＪプ
ログラムモードと、メモリＭＳ、ＭＴ両者間で直接行な
うＤＭＡモードの両モードで行なうことが考えられてい
る。１、はこのプログラムモードの制御線、１２はＤＭ
Ａモードの制御線、１ａはデータバスである。データバ
スは両モードのもの、を統一して１本にしている。か）
るアダプタ搭載プリント基板の診断に本発明は係るもの
である。か）るアダプタの制御線ｌ■、は第２図に示す
ようにイネーブル１、２、それに対する応答であるリプ
ライＥｌ３、読取りか書込みかを指示するリードＥｌ４
〜Ｉ／０内の各種レジスタの選択信号であるレジスタセ
レクトＦｌ５各線からなり、また制御線′２はＩ／０か
らのデータ送れの要求信号であるサービスイン′２１，
その応答確認信号であるサービスアウト′２２，読取り
か書込みかを示すメモリリード１２３各線からなる。Ｃ
ＰＵとＩ／０との間のデータ転送は制御線′１，ＣＰＵ
のワークレジスタＷＲｌおよびＩ／０内のレジスタによ
り行なわれ、これに対してＤＭＡモードのデータ転送で
はＣＰＵがＩ／０コントローラ（図示しない）に例えば
メモリＭＳのアドレス××から何語をＭＴへ書込めとい
つた指令を与えることにより、以後はＣＰＵを介さずに
ＭＳ．．ＭＴ間で直接データ転送が行なわれる。ところ
でか）る２モード動作のアダプタ（制御回路）では同種
の制御線が存在する。
例えばイネーブル′１２は読取り書込みのスタートを示
すものであり、サービスインＥ２ｌと同種のものである
。また読取りか書込みか、データバスの方向を示すリー
ドＥｌ４はメモリリードＥ２３と同種のもの（本例では
Ｈレベルで読取り、Ｌレベルで書込みを示す）である。
そこで診断に当つてはイネーブル′１２をサービスイン
Ｅ２ｌの線へ折返し、またリードＥｌ４をメモリリード
′２３の線へ折返すと主記憶装置ＭＳではあたかもＩ／
０側からサービスイン、メモリリードが入つたと同様に
感じ、サービスアウトを返してデータ転送に入る。従つ
てＣＰＵとＭＳ間でデータ転送が行なわれ、それが正常
ならアダプタＡＤＰを含む当該信号回線は正常であるこ
とが分る。本発明はか）る点に着目し、極めて簡単に折
返しテストを行なうことができる制御装置診断方式を提
案するものである。
すものであり、サービスインＥ２ｌと同種のものである
。また読取りか書込みか、データバスの方向を示すリー
ドＥｌ４はメモリリードＥ２３と同種のもの（本例では
Ｈレベルで読取り、Ｌレベルで書込みを示す）である。
そこで診断に当つてはイネーブル′１２をサービスイン
Ｅ２ｌの線へ折返し、またリードＥｌ４をメモリリード
′２３の線へ折返すと主記憶装置ＭＳではあたかもＩ／
０側からサービスイン、メモリリードが入つたと同様に
感じ、サービスアウトを返してデータ転送に入る。従つ
てＣＰＵとＭＳ間でデータ転送が行なわれ、それが正常
ならアダプタＡＤＰを含む当該信号回線は正常であるこ
とが分る。本発明はか）る点に着目し、極めて簡単に折
返しテストを行なうことができる制御装置診断方式を提
案するものである。
本発明では第２図に示すようにアダプタＡＤＰにマルチ
プレクサＭＰＸを設け、常時は実線位置をとるが診断モ
ード信号Ｓ１が入ると点線位置に切換え、イネーブルＦ
ｌ。をサービスインＥ２ｌ，サービスアウトＥ２．をリ
プライＥｌ３）リード′１４をメモリリード′２３の各
線へ折返す。第３図にこの場合の信号シーケンスを示す
。このようにすればＭＳはＣＰＵからの信号をＭＴから
の信号として応答し、タイミングその他を殆んど変更す
ることなくＣＰＵ−ＡＤＰ−ＭＳ間の折返しテストが可
能になる。アダプタの詳細を第４図に示す。
プレクサＭＰＸを設け、常時は実線位置をとるが診断モ
ード信号Ｓ１が入ると点線位置に切換え、イネーブルＦ
ｌ。をサービスインＥ２ｌ，サービスアウトＥ２．をリ
プライＥｌ３）リード′１４をメモリリード′２３の各
線へ折返す。第３図にこの場合の信号シーケンスを示す
。このようにすればＭＳはＣＰＵからの信号をＭＴから
の信号として応答し、タイミングその他を殆んど変更す
ることなくＣＰＵ−ＡＤＰ−ＭＳ間の折返しテストが可
能になる。アダプタの詳細を第４図に示す。
データバスＥ３の系はアタッチメントインタフェースデ
ータバスＡＴｌ′ＩＤＢに連がるドライバレシーバ１２
、ＤＭＡインタフェースデータバスＤＭＡＩＤＢに連が
るドライバレシーバ１４、Ｉ／０のバスに連がるドライ
バレシーバ１６等を備え、システム側のバスはＡＴＴ，
ＤＭＡ各１ＤＢに分れているがＩ／０側のバスは共用さ
れている。１８はその共用のためのマルチプレクサ、２
０はＩ／Ｏからのデータとステータス情報Ｓ２との切換
え用マルチプレクサ、２２はラッチ、２４、２５、２６
はパリテイチェック回路である。
ータバスＡＴｌ′ＩＤＢに連がるドライバレシーバ１２
、ＤＭＡインタフェースデータバスＤＭＡＩＤＢに連が
るドライバレシーバ１４、Ｉ／０のバスに連がるドライ
バレシーバ１６等を備え、システム側のバスはＡＴＴ，
ＤＭＡ各１ＤＢに分れているがＩ／０側のバスは共用さ
れている。１８はその共用のためのマルチプレクサ、２
０はＩ／Ｏからのデータとステータス情報Ｓ２との切換
え用マルチプレクサ、２２はラッチ、２４、２５、２６
はパリテイチェック回路である。
制御線側にもその入、出側にドライバレシーバ２８、３
０、３２、３４が設けられ、またこれらの間にはＡＴＴ
インタフェース制御回路３６、ＤＭＡインタフェース制
御回路３８、が設けられる。なおこの他にチップセレク
ト、１／０からの割込要求、レディ各信号線があるが図
示は省略してある。こ）で、一部は前述したが、プログ
ラムモードとは、ＣＰＵがマスターとなり該ＣＰＵで命
令を実行することによりＣＰＵ内部のワークレジスタＷ
Ｒと入出力装置１／０内部の指定されたレジスタＲＥＧ
との間で情報が転送されるモードをい）、一般にはコマ
ンド、ステータス情報など入出力装置の制御に関する情
報が転送される。
０、３２、３４が設けられ、またこれらの間にはＡＴＴ
インタフェース制御回路３６、ＤＭＡインタフェース制
御回路３８、が設けられる。なおこの他にチップセレク
ト、１／０からの割込要求、レディ各信号線があるが図
示は省略してある。こ）で、一部は前述したが、プログ
ラムモードとは、ＣＰＵがマスターとなり該ＣＰＵで命
令を実行することによりＣＰＵ内部のワークレジスタＷ
Ｒと入出力装置１／０内部の指定されたレジスタＲＥＧ
との間で情報が転送されるモードをい）、一般にはコマ
ンド、ステータス情報など入出力装置の制御に関する情
報が転送される。
またＤＭＡモードとは入出力装置がＬ／０がマスターと
なつて該１／０からの起動によりシステムの主記憶装置
ＭＳとＩ／０間でＣＰＵを介さずにデータ転送を行なう
モードで一般には入出力媒体上のデータが転送される。
プログラムモードではＣＰＵがマスターとなつてＡＴＴ
ＩＣＬを通してイネーブルＦｌ２，リード１１４，レジ
スタセレクト′１５の各信号を出し、そのときレジスタ
ＷＲの情報またはＩ／０内部の指定されたレジスタＲＥ
Ｇの情報がデータバス′３にのる。Ｉ／０はイネーブル
Ｅｌ２を受けてリプライ′１３を返し、ＣＰＵはデータ
バス′３を介してコマンド、ステータス情報などの書込
み、読取りを行なう。ＤＭＡモードでは、ＣＰＵからの
指令を受けた入出力装置１／Ｏがマスターになり、ＣＰ
Ｕ側の主記憶装置に起動をかける。即ちＩ／０が前記イ
ネーブルに相当するサービスイン′２１，およびリード
Ｅｌ４に相当するメモリリードｅぉを発し、ＭＳから前
記リプライ′１３に相当するサービスアウト′２が返つ
てくる。そこで第４図に点線で示す如く、イネーブル′
１２をサービスインＦ２ｌに、リードＥｌ４をメモリリ
ードＥ２３へ、またサービスアウトＥ２２をりブライト
′１３に接続することにより、ＣＰＵ側からはＩ／０が
応答しているように、またＭＳ側からはＩ／Ｏが命令を
出しているように見え、ＣＰＵ．．Ｉ／Ｏが動作してＡ
ＴＴＩＣＬｌドライバレシーバ２８、Ａ′ＩＴインタフ
ェース制御回路３６、ＤＭＡインタフェース制御回路３
８ドライバレシーバ３０、ＤＭＡＩＣＬの系が正常なら
予定の動作（例えばイネーブルに対してリプライ、こ）
ではサービスアウトが予定時間内に帰つてくる）が、異
常なら誤動作が行なわれ、これにより該系の診断を行な
うことができる。
なつて該１／０からの起動によりシステムの主記憶装置
ＭＳとＩ／０間でＣＰＵを介さずにデータ転送を行なう
モードで一般には入出力媒体上のデータが転送される。
プログラムモードではＣＰＵがマスターとなつてＡＴＴ
ＩＣＬを通してイネーブルＦｌ２，リード１１４，レジ
スタセレクト′１５の各信号を出し、そのときレジスタ
ＷＲの情報またはＩ／０内部の指定されたレジスタＲＥ
Ｇの情報がデータバス′３にのる。Ｉ／０はイネーブル
Ｅｌ２を受けてリプライ′１３を返し、ＣＰＵはデータ
バス′３を介してコマンド、ステータス情報などの書込
み、読取りを行なう。ＤＭＡモードでは、ＣＰＵからの
指令を受けた入出力装置１／Ｏがマスターになり、ＣＰ
Ｕ側の主記憶装置に起動をかける。即ちＩ／０が前記イ
ネーブルに相当するサービスイン′２１，およびリード
Ｅｌ４に相当するメモリリードｅぉを発し、ＭＳから前
記リプライ′１３に相当するサービスアウト′２が返つ
てくる。そこで第４図に点線で示す如く、イネーブル′
１２をサービスインＦ２ｌに、リードＥｌ４をメモリリ
ードＥ２３へ、またサービスアウトＥ２２をりブライト
′１３に接続することにより、ＣＰＵ側からはＩ／０が
応答しているように、またＭＳ側からはＩ／Ｏが命令を
出しているように見え、ＣＰＵ．．Ｉ／Ｏが動作してＡ
ＴＴＩＣＬｌドライバレシーバ２８、Ａ′ＩＴインタフ
ェース制御回路３６、ＤＭＡインタフェース制御回路３
８ドライバレシーバ３０、ＤＭＡＩＣＬの系が正常なら
予定の動作（例えばイネーブルに対してリプライ、こ）
ではサービスアウトが予定時間内に帰つてくる）が、異
常なら誤動作が行なわれ、これにより該系の診断を行な
うことができる。
この診断は、タイミングを変えたり、その他特別の措置
をとる必要なく、単に第２図のマルチプレクサｒ！４ｐ
ｘにより信号線の切換えを行なうだけでよく、極めて簡
単である。またこの診断モードのときは第４図のドライ
バレシーバ１６は両方向性であるので１２一線４０−１
８−１６一線４２−１４の経路でデータをＣＰＵからＭ
Ｓへ送つて書込みを行なうことができ、また１４−２２
一線４４−１８−１６一線４６−２０−１２の経路でデ
ータをＭＳからＣＰＵへ転送して読取りを行なうことが
でき、これらの経路の正常、異常も診断することができ
る。このように本発明では、ドライバレシーバを含めて
データバス系の全部、および入出力装置側のドライバレ
シーバ３２，３４とレジスタセレクトなど図示しない少
数の制御線を除く制御線系の全部を診断することができ
る。
をとる必要なく、単に第２図のマルチプレクサｒ！４ｐ
ｘにより信号線の切換えを行なうだけでよく、極めて簡
単である。またこの診断モードのときは第４図のドライ
バレシーバ１６は両方向性であるので１２一線４０−１
８−１６一線４２−１４の経路でデータをＣＰＵからＭ
Ｓへ送つて書込みを行なうことができ、また１４−２２
一線４４−１８−１６一線４６−２０−１２の経路でデ
ータをＭＳからＣＰＵへ転送して読取りを行なうことが
でき、これらの経路の正常、異常も診断することができ
る。このように本発明では、ドライバレシーバを含めて
データバス系の全部、および入出力装置側のドライバレ
シーバ３２，３４とレジスタセレクトなど図示しない少
数の制御線を除く制御線系の全部を診断することができ
る。
またシステム側のデータバスはパリテイを反転させるこ
とができるようにしておけば、パリテイチェッカ２４，
２５，２６の診断も可能である。なおこのプログラム、
ＤＭＡ両モードを持つ系では、通常モードではＣＰＵか
らのプログラムモードの起動と入出力装置からのＤＭＡ
モードの起動が同時に発生した場合プログラムモードの
起動を優先させ、１つの（共用）データバスでも両モー
ドが支障なく動作するように制御しているが、診断モー
ドの場合には両モードが同時に動作する必要があるので
、これに対してはゲートを２，３追加してタイミングを
調整する必要がある。以上詳細に説明したように本発明
によれば、プログラム、ＤＭＡ両モードを持つ系の特徴
を利用して同種の信号線を切換えて信号の折返しが可能
なようにしたので、簡単にほＳ゛全経路の診断を行なう
ことができ、またそれに要する回路付加、タイミング調
整なども僅小で済み甚だ有効である。
とができるようにしておけば、パリテイチェッカ２４，
２５，２６の診断も可能である。なおこのプログラム、
ＤＭＡ両モードを持つ系では、通常モードではＣＰＵか
らのプログラムモードの起動と入出力装置からのＤＭＡ
モードの起動が同時に発生した場合プログラムモードの
起動を優先させ、１つの（共用）データバスでも両モー
ドが支障なく動作するように制御しているが、診断モー
ドの場合には両モードが同時に動作する必要があるので
、これに対してはゲートを２，３追加してタイミングを
調整する必要がある。以上詳細に説明したように本発明
によれば、プログラム、ＤＭＡ両モードを持つ系の特徴
を利用して同種の信号線を切換えて信号の折返しが可能
なようにしたので、簡単にほＳ゛全経路の診断を行なう
ことができ、またそれに要する回路付加、タイミング調
整なども僅小で済み甚だ有効である。
第１図はプログラムモードおよびＤＭＡモードで動作す
るシステムの構成を示すブロック図、第２図は制御回路
の慨要を示すブロック図、第３図は伝送手順の説明図、
第４図は制御回路の詳細なブロック図である。 図面でＣＰＵは中央処理装置、Ｉ／０は第１の端末、Ｍ
Ｓは第２の端末、ＡＤＰは制御回路である。
るシステムの構成を示すブロック図、第２図は制御回路
の慨要を示すブロック図、第３図は伝送手順の説明図、
第４図は制御回路の詳細なブロック図である。 図面でＣＰＵは中央処理装置、Ｉ／０は第１の端末、Ｍ
Ｓは第２の端末、ＡＤＰは制御回路である。
Claims (1)
- １ 中央処理装置と外部記憶装置、主記憶装置との間に
設けられる制御回路であつて、該制御回路を通して中央
処理装置がマスターとなつて外部記憶装置とプログラム
モードでデータ転送し、また切換えられて該外部記憶装
置がマスターとなつて該制御回路を通して主記憶装置と
ＤＭＡモードでデータ転送する該制御回路の診断方式に
おいて、該制御回路と外部記憶装置との間のプログラム
モード制御線及びＤＭＡモード制御線を診断モードでは
マルチプレクサにより、プログラムモード制御線のイネ
ーブル線ｌ＿１＿２、リプライ線ｌ＿１＿３、およびリ
ード線ｌ＿１＿４がＤＭＡモード制御線のサービスイン
線ｌ＿２＿１、サービスアウト線ｌ＿２＿２、およびメ
モリリード線ｌ＿２＿３へ、前記線＿１＿２がｌ＿２＿
１へ、ｌ＿１＿３がｌ＿２＿２へ、ｌ＿１＿４がｌ＿２
＿３へ接続されるように切換え接続して、中央処理装置
から外部記憶装置への命令を主記憶装置へ、また主記憶
装置から外部記憶装置への応答を中央処理装置へ折返し
て正常、異常を検査することを特徴とする制御回路の診
断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54094055A JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54094055A JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619157A JPS5619157A (en) | 1981-02-23 |
| JPS6051746B2 true JPS6051746B2 (ja) | 1985-11-15 |
Family
ID=14099851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54094055A Expired JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920057A (ja) * | 1982-07-23 | 1984-02-01 | Toshiba Corp | 遠方監視制御システムの異常診断方法 |
-
1979
- 1979-07-24 JP JP54094055A patent/JPS6051746B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619157A (en) | 1981-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62237557A (ja) | 二重化バス接続方式 | |
| JP2007508601A (ja) | ハブベースの記憶システムにおけるダイレクトメモリアクセス用の装置および方法 | |
| JP2996440B2 (ja) | データ処理システムの診断方式 | |
| KR100513820B1 (ko) | 통합된 루프백 테스트 능력을 갖춘 버스간 브리지 회로 및 그이용 방법 | |
| US5467461A (en) | Multiprocessor computer system having bus control circuitry for transferring data between microcomputers | |
| KR20060110359A (ko) | 자동차내의 임계 안전 컴퓨터 시스템을 위한 통합형시스템용 디바이스 및 방법 | |
| JPS6051746B2 (ja) | 制御回路の診断方式 | |
| CN1331064C (zh) | 总线监控系统 | |
| JP2614866B2 (ja) | 自己診断方式 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JP2626127B2 (ja) | 予備系ルート試験方式 | |
| JP2710777B2 (ja) | 中間制御装置のテスト回路 | |
| JP3204308B2 (ja) | マイクロコンピュータ及びそのテスト方法 | |
| JP3348947B2 (ja) | システム診断方法 | |
| JP2628311B2 (ja) | マイクロコンピュータ | |
| JP3008914B2 (ja) | 半導体集積回路 | |
| JP3743975B2 (ja) | 記憶装置システム | |
| JPS62143151A (ja) | 共有メモリの診断方式 | |
| JPH0152774B2 (ja) | ||
| JPH03245219A (ja) | 電子ディスクサブシステム | |
| JP3434771B2 (ja) | 下位装置対向試験方式 | |
| JPH0535455B2 (ja) | ||
| JP3341738B2 (ja) | メモリのエラー検出方式 | |
| JPS6315621B2 (ja) | ||
| JPH01124040A (ja) | Ｒａｍ診断方式 |