JPS6051317B2 - 時間軸誤差補正装置 - Google Patents

Description

【発明の詳細な説明】 本発明は磁気記録再生装置の再生信号の如く、時間軸
誤差を有する情報信号のその時間軸誤差を有効に補正す
ることのできる時間軸誤差補正装置に関する。

従来情報信号及び同期信号より成り時間軸誤差を有す
る情報信号（例えば合成映像信号）をサンプリング回路
に供給してこの情報信号の時間軸誤差に応じた書込みク
ロックパルスを用いて標本化し、この標本化された情報
信号を複数の記憶ユニットより成る記憶装置（主記憶装
置）の各記憶ユニットに順次切換供給して書込みクロッ
クパルスを用いて書込んで記憶せしめ、この記憶装置の
記憶ユニットに記憶されている記憶内容を読出しクロッ
クパルスを用いて順次読出して時間軸誤差の補正された
情報信号を得るようにした時間軸誤差補正装置が提案さ
れている。

ところで斯る時間軸誤差補正装置に於ては、時間軸誤
差を有する情報信号の同期信号（情報信号が合成カラー
映像信号の場合には、水平同期信号及び又はバースト信
号〈色同期信号〉を基にして作つた時間軸誤差に応じた
書込みクロックパルスを用いてその時間軸誤差を有する
情報信号を記憶装置に書込んで記憶せしめるようにすれ
ば、その記憶装置に記憶されている記憶内容を読出しク
口ツクパルスを用いて順次読出すことにより時間軸誤差
の補正された情報信号が一応得られることになる。

ところが、その書込みクロックパルスの周波数Ｆｗが例
えは１水平走査区間後にΔＦｗの偏差をもつとすると、
当該水平走査区間内の時間ｔに於て△Ｆｗ．は］Ｊｔの
ベロシティエラーが情報信号に発生することになる。

又、書込みクロックパルスに、情報信号の単位長信号分
、例えば１ライン分毎の時間軸誤差が含まれているよう
な場合には、その単位長信号分の中間の時間軸誤差は補
正することができない。かかる点に鑑み、本発明は主記
憶装置の記憶容量に匹敵した特別の遅延記憶装置を設け
ることなくして、時間軸誤差ベロシティエラーを確実に
補正することのできる時間軸誤差補正装置を提案せんと
するものである。

本発明に於ては、時間軸誤差と有する情報信号をサンプ
リング回路に供給してその時間軸誤差に応じた書込みク
ロックパルスを用いて標本化し、この標本化された情報
信号を所定長単位に複数の記憶ユニットを有する主記憶
装置に書込みクロックパルスを用いて書込んで記憶せし
め、この主記憶装置に記憶されている記憶内容を、読出
しクロックパルスを用いて順次所定長単位に複数の記憶
ユニットより読出して時間軸誤差の補正された情報信号
を得るようにした時間軸誤差補正装置に於いて、主記憶
装置に所定長単位に複数単位置込まれた情報信号の各単
位に対応したベロシテイエラ．一を記憶し、複数の記憶
ユニットと同一のアドレス関係を有する複数のベロシテ
ィエラー記憶装置と、標本化された各単位の情報信号を
主記憶装置の各記憶ユニットより読出すにあたり、各記
憶ユニットに対するアドレス信号に基づいてベロシテ！
イエラー記憶装置より対応するベロシティエラーを読出
し、この読出されたベロシティエラーに従つて基準信号
を位相変調する読出しクロック発生回路とを設け、この
読出しクロック発生回路よりの読出しクロックパルスに
従つて情報信号を所定４長単位に読出す様にしたもので
ある。

以下に第１図を参照して、本発明時間軸誤差補正装置の
一例の全体の構成を説明する。

本例は回転磁気ヘッド装置を有する磁気録画再生装置の
回転磁気ヘッド装置より再生された再生信号、即ち被変
調合成カラー映像信号を復調して、元の合成カラー映像
信号を得、この合成カラー映像信号の時間軸誤差の補正
を行なうようにした場合である。Ｔは磁気テープで、回
転磁気ヘッド装置のテープ案内ドラムに斜めに例えは略
１８０置の巻付け角を以つて巻付く如く案内走行せしめ
られる。

１は１８００の角度割を以つて配された一対の回転磁気
）ヘッド（図においては１個の磁気ヘッドにて示す）で
、この場合、再生磁気ヘッドとして動作している。

この磁気ヘッドＨよりの再生信号は高周波増巾器２に供
給されて増巾された後、復調器３に供給されて復調され
、その出力側に合成カラー・映像信号が得られる。尚、
磁気ヘッドより再生された再生信号は、本例では輝度信
号の周波数変調されたものと、搬送色信号の低域変換さ
れたものとの混合出力であるので、この復調器３では、
被周波数変調輝度信号を周波数復調すると共に低域・変
換された搬送色信号を元の搬送色信号に再変換し、之等
両信号を混合して周波数インターリーブ関係を有する元
の合成カラー映像信号を得るようにしている。この得ら
れた合成カラー映像信号は、バッファ増巾器４を通じて
サンプルホールド回路５に供給されて標本化されてホー
ルドされ、その出力がバッファ増巾器６に供給される。

増巾器６より増巾器４へ直流帰還が掛けられていて、増
巾器６より直流再生された標本化合成カラー映像信号が
得られるようになされている。そしてこの増巾器６の出
力をＡ−Ｄ変換器７を通じて主記憶装置８の供給して書
込むようにしている。サンプルホールド回路５には、記
憶装置８に供給するための復調器３より得られた合成カ
ラー映像信号の時間軸変動に応じて変動する書込みクロ
ックパルスが、サンプリングパルスとして供給される。

１５はこの書込みクロックパルスを発生する回路で、こ
のクロックパルスの周波数は水平周波数１５．７５ＫＨ
ｚと周波数インターリーブ関係を有するように、略水平
周波数の１１２の奇数倍に選ばれる。

更に、合成カラー映像信号の時間軸誤差をそのパースト
信号の時間軸誤差として検出しているので、このクロッ
クパルスの周波数は色副搬送周波数３．５ＭＨｚの整数
倍に選ばれる。そこで、之等条件を満足するように、こ
の書込みクロックパルスの周波数を本例では１０．７４
ＭＨｚ（＝３．５ＭＨｚ×３＝１５．７５ＫＨＺＸν×
１３６５）に選定する。増巾器４よりの合成カラー映像
信号が、パースト分離回路１３及び同期分離回路１４に
供給されて夫々パースト信号及び水平・垂直同期信号が
分離され、これら信号が書込みクロックパルス発生回路
１５に供給され、ここでこれら信号に基づいて上述の如
き書込みクロックパルスが形成されるようになされてい
る。この書込みクロックパルスは、その１１３の周波数
のパルスが１水平周期毎に得られるパースト信号毎にそ
の始めの部分と位相が一致するように位相補正せしめら
れ、且つ次のパースト信号が到来するまでの間は上述の
周波数１０．７４ＭＨｚに保たれる如きパルスである。

そして、この書込みクロックパルスがサンプルホールド
回路５、Ａ−Ｄ変換器７及び主記憶装置８に供給される
。上述のＡ−Ｄ変換器７は、増巾器６の出力たる標本化
された合成カラー映像信号を例えば８ビットの２進符号
化信号に変換する回路である。

主記憶装置８は複数組（３組以上が望ましい）本例では
４組の記憶ユニット２６〜２９から成り、Ａ−Ｄ変換器
７よりの出力が之等記憶ユニット２６〜２９に切換供給
されて上述の書込みクロックパルスを用いて書込まれて
記憶されると共に、書込みクロックパルスと同じ周波数
で、その時間軸変動を考慮して作られた読出しクロック
パルスを用いてその記憶内容が読出されるようになされ
ている。各記憶ユニット２６〜２９は８ビットの２進符
号化された標本化合成カラー映像信号を、水平ブランキ
ング区間の一部（全部も可）を除いて、ラインを単位と
して記憶する。即ち例えば第２図に示す如く、合成カラ
ー映像信号の水平ブランキング区間ＢＰｈの内、水平同
期信号Ｓｈの一時点ｔ１（ｔ″１，ｔ″１）からバツク
ポーチの一時点ら（ｔ″２，ｔ″２）間のα時間（例え
ば４ｐＳ）を除いた区間の（１Ｈ−α）時間分がライン
を単位として各記憶ユニット２６〜２９に記憶される。
尚、第２図においてＳｅは映像信号、Ｓｂはパースト信
号である。各記憶ユニット２６〜２９は、シフトレジス
タ、ランダムアクセスメモリ等のデジタルメモリあるい
はコンデンサメモリ、ＣＣＤ，ＢＢＤ等のアナログメモ
リ（この場合はＡ−Ｄ変換器７は不要）が可能である。

第３図に之等各記憶ユニット２６〜２９に対する書込み
及び読出しの状態を示し、各時間区間１，■， ・・・
・■に於て図示の如く順次書込みＷＲ及び読出しＲＤが
行なわれ、各記憶ユニット２６〜２９の一組に対し、標
本化された合成カラー映像信号の１ラインのうち１Ｈ−
α分が書込み、記憶せしめられる。

例えば、記憶ユニット２６に書込みが行なわれている場
合、同時に記憶ユニット２８より読出しが行なわれる如
く、各記憶ユニット２６〜２９において循環的に１つ置
きの各記憶ユニットが同時に一方は書込み状態に、他方
は読出し状態となるようになされている。この主記憶装
置８では、ライン毎に於ける回転磁気ヘッド１よりの再
生信号にドロップアウトがある場合は、一旦ある記憶ユ
ニットに書込み記憶されたそのラインの標本化合成カラ
ー映像信号を他のラインの標本化合成カラー映像信号と
入替えるようにしているが、これは後に述べる。

標本化合成カラー映像信号の１ラインの１Ｈ分を各記憶
ユニット２６〜２９に書込み記憶する場合は、上述の書
込みクロックパルスの周波数１０．７．４ＭＨｚでは、
６８２．旙地分（実線にはあるラインで６８旙地分、次
のラインで６８旙地分）記憶しなければならないが、本
例では１ラインのうち１Ｈ−α（α＝４μＳ）分を書込
み記憶するのｌで、各記憶ユニット２６〜２９に６４幡
地分書込み記憶すれば良く、時間αの間は書込みを停止
する。

１８は主記憶装置８に対する書込みクロックパルス及び
読出しクロックパルスの供給、各記憶ユ・ニット２６〜
２９の書込み及び読出しのための選択並びにドロップア
ウトがある場合に書込まれた内容の入替の制御等を行な
うための制御回路である。

そしてこの制御回路１８の出力が駆動回路１７川こ供給
されることにより、主記憶装置８が上述の如く制御され
る。

１６は書込みクロックパルス発生回路１５及び同期分離
回路１４の各出力を供給して、合成カラー映像信号と特
定の位相関係を持つ書込みクロンクパルスの一つのパル
スを抽出して、これを書込みスタートパルスとして制御
回路１８に供給するパルス抽出回路である。

２０は読出しクロックパルス発生回路で、同期信号発生
回路（他の基準となる同期信号発生回路により制御され
、水平及び垂直同期信号、局部副搬送波信号、主記憶装
置８に於ける読出し開始時点を決める読出しスタートパ
ルス等を発生する回路）２１よりの局部副搬送波信号が
供給されると共に、合成カラー映像信号のパースト信号
によつて検知されたその時間軸誤差に基づくベロシティ
−エラー信号（後述するベロシティ−エラー記憶装置２
４よりの出力）が供給されて、１０．７４ＭＨｚの読出
しクロックパルスを発生する回路である。

２３は書込みクロックパルス発生回路１５より１Ｈ毎に
検出されたベロシティ−エラー信号を１ラインのうち１
Ｈ−α時間ホールドするベロシティ−エラーホールド回
路で、この回路２３の出力及び制御回路１８よりの出力
がベロシティ−エラーホールド回路２４に供給される。

ベロシティ−エラー記憶装置２４は、主記憶装置８の記
憶ユニットの組数に応じて、夫々対応する４組のアナロ
グ記憶ユニット（例えばコンデンサメモリ）を有し、夫
々対応する記憶ユニット２６〜２９の記憶内容に於ける
ベロシティ−エラーを記憶し、その記憶出力が上述した
ように読出しクロックパルス発生回路２０に供給される
。そして主記憶装置８のある記憶ユニットが読出されて
いるとき、その記憶ユニットに対応するこの記憶装置２
４の記憶ユニットを同時に読出し、そのべ．口シティ−
エラー信号を読出しクロックパルス発生回路２０に供給
して、回路２０に於て、そのエラー信号に応じて１０．
７４ＭＨｚのクロック信号を位相変調して読出しクロッ
クを作り、それを制御回路１８に供給するようにしてい
る。この場合、１ラインに於けるウィンドウ（時間軸変
動補正範囲）は第３図より解るように１Ｈ＋αとなる。
１２は回転磁気ヘッド１よりの再生信号中にドロップア
ウトがあるか否かを合成カラー映像信号の１ライン毎に
検出してデジタル信号として出力・するドロップアウト
検出装置である。１９はドロップアウト記憶装置で、こ
れは主記憶装置８の記憶ユニットの組数に応じて、夫々
対応する４組の記憶ユニットを有し、之等記憶ユニット
に於てその主記憶装置８の各記憶ユニットの記憶内容に
ドロップアウトがあるか否かを記憶するもので、これに
上述のドロップアウト検出回路１２の検出出力及び制御
回路１８の制御出力が供給され、この記憶装置１９の出
力が制御回路１８に供給されるようになされている。

そして、制御回路１８では、主記憶装置８の記憶ユニッ
トに書込まれたあるラインの標本化合成カラー映像信号
にドロップアウトがある場合にノは、読出しに先立つて
他の記憶ユニットに於けるドロップアウトが無く、信号
内容の近似した他のラインの標本化合成カラー映像信号
に入替書込みを行なつておき、読出し時においては、ド
ロップアウトの無い信号を主記憶装置８の各記憶ユニッ
トより読出し得るようにしている。

さて、主記憶装置８の読出し出力はバッファ記憶装置９
に供給される。

このバッファ記憶装置９はＤ−Ａ変換器１０に供給する
タイミングを制御するためのもので、８ビットの１番地
メモリから”成つている。バッファ記憶装置９よりの出
力はＤ−Ａ変換器１０に供給されて標本化されたアナロ
グ信号に変換される。

尚、バッファ記憶装置９及びＤ−Ａ変換器１０は共に読
出しクロックパルス発生回路２０よりの読出しクロック
パルスによつて制御される。

そして、Ｄ−Ａ変換器１０の出力がプロセッサ１１に供
給されることにより、合成カラー映像信号の１ライン毎
の、主記憶装置８に書込み記憶されなかつた信号欠落部
分が、同期信号発生回路２１よりの水平及び垂直同期並
びにパースト信号によつて補填される。かくして、出力
端子２２には、時間軸誤差の補正された合成カラー映像
信号が得られる。

次に第４図以下を参照して、上述の第１図の時間軸誤差
補正装置の一部の具体的構成についてその動作と共に説
明するが、先ず、以下に制御回路１８について第４図を
参照して説明する。

Ｃ１は書込みクロックパルス発生回路１５よりの書込み
クロックパルスと、このクロックパルスに同期したパル
ス抽出回路１６よりの書込みスタートパルスとが供給さ
れ、このスタートパルスが来た後、計数値０からクロッ
クパルスを計数し始め、計数値が６４０に達すると計数
を停止するカウンタである。

又、このカウンタＣ１は計数中は高電圧゛Ｈ゛を、停止
時は低電圧゜゜Ｌ゛を出力する。このカウンタＣ１の出
力を書込み指令信号として駆動回路１７に供給している
。即ち、カウンタＣ１の出力が高電圧“Ｈ゛のときは、
主記憶装置８に書込みが行なわれている。Ｍ１はモノス
テーブルマルチバイブレータ（以下単にモノマルチと略
称する）で、カウンタＣ１の出力が高電圧゜゜Ｈ゛から
低電圧“゜Ｌ゛に変化した時、即ち、書込みが完了した
時にパルスを発生，し、その出力をカウンタＣ２に供給
している。

Ｃ２はモノマルチＭ１の発生するパルスを計数する２ビ
ットのカウンタで、その計数結果を２ビットのバイナリ
−コードＷで出力する。このカウンタＣ２の出力は書込
むべき記憶ユニットの番号ＡＤＤ−Ｗを指定する信号と
して駆動回路１７に供給され、これにより書き込むべき
記憶ユニットが指定される。Ｆ１はフリップフロップ回
路で、ドロップアウトがあるとき、ドロップアウト検出
装置１２の出−力でセットされ、モノマルチＭ１の出力
パルスの立ち下りでトリガされるモノマルチＭ２の出力
でリセットされる。

このフリップフロップ回路Ｆ１の内容は、主記憶装置８
への書込みの直後、モノマルチＭ３の出力によりスイッ
チＳＷ−１５、ＳＷ−１８、ＳＷ−１９が所定の期間（
約１ｐＳ）端子ａ側に切換えられることにより、主記憶
装置８の書込みを完了した記憶ユニットと同じ番号を持
つドロップアウト記憶装置１９の記憶ユニットにモノマ
ルチＭ１の出力パルスで書込まれる。Ｃ３は読出しクロ
ックパルス発生回路２０よりの読出しクロックパルスと
このクロックパルスに同期した同期信号発生回路２１よ
りの読出しスタートパルスが供給され、このスタートパ
ルスが来た後、計数を開始し、計数値が６４０に達する
と計数を停止するカウンタであり、計数中は高電圧“゜
Ｈ゛、停止時は低電圧゜゛Ｌ゛を出力する。この出力を
読出し指令信号として駆動回路１７に供給している。即
ち、カウンタＣ３の出力が高電圧゜゜Ｈ゛のときには、
主記憶装置８からの読出しが行なわれている。Ｍ５はモ
ノマルチで、カウンタＣ３の出力が高電圧゜゜Ｈ゛から
低電圧゜“Ｌ゛に変化した時、読出しが完了した時、パ
ルスを発生しカウンタＣ４に供給している。

Ｃ４はモノマルチＭ５の発生するパルスを計数する２ビ
ットのカウンタでその計数結果を２ビットのバイトリー
コードＲで出力する。

ＣＭＰ−２はデジタル比較器で、これに上述のカウンタ
Ｃ２及びＣ４の出力Ｗ，Ｒが供給され、書込みが完了し
た時点においてその両出力Ｗ，Ｒが比較され、決してＲ
＝Ｗ（書込みと読出しを主記憶装置８の同じ記憶ユニッ
トで行なつている）、Ｒ＋１＝Ｗ（次に読出したい記憶
ユニットはまだ書き込み中である）の２つの状態が生じ
ない様に、その比較出力によつてカウンタＣ４が制御さ
れている。

Ａ１とＡ２は夫々２ビットの加算器で、これにカウンタ
Ｃ４の出力Ｒが与えられたとき、夫々に＋１及び−１が
加算されて、夫々加算出力Ｒ＋１、Ｒ−１を得るように
している。

ＣＭＰ−１はデジタル比較器で、カウンタＣ２の出力Ｗ
と加算器Ａ２の出力Ｒ−１が供給されて比較され、両者
が一致していると高電圧゜“Ｈ゛を、不一致のときは低
電圧“゜Ｌ゛を出力する。

Ｆ２はモノマルチＭ５の出力パルスによつて、主記憶装
置８の記憶ユニットよりの読み出し完了直後の比較器Ｃ
ＭＰ−１の比較出力の状態を記憶するフリップフロップ
回路である。フリップフロップ回路Ｆ２の出力が高電圧
“゜Ｈ゛のときは、主記憶装置８の次の記憶ユニットを
読み出している期間中に、今読み出したばかりの記憶ユ
ニットに新しいデータが書き込まれる可能性を示してい
る。ノそしてフリップフロップ回路Ｆ２に書込みがなさ
れた時、Ｃ４も１パルス計数している為、書込みを完了
した主記憶装置８の記憶ユニットの番号はＲ−１になる
。即ち、１つの記憶ユニットから同時に書込みと読出し
をしてはならないので、スイ７ツチＳＷ−１７を固定接
点ａ側に切換える。フリップフロップ回路Ｆ２が低電圧
“Ｌ゛のときは、このスイッチＳＷ−１７は固定接点ｂ
側に切換えられる。この様にスイッチＳＷ−１７で加算
器Ａｌ，Ａ，の各出力Ｒ＋１，Ｒ−１のいずれかが選９
択される。このスイッチＳＷ−１７の出力をＫとする。
モノマルヂ■の出力パルスをモノマルチＭ６に供給して
所定時間遅延させ、これにてモノマルチＭ７をトリガす
る。

この間、モノマルチＭ８の出力は低電圧゜゛Ｌ゛で、ス
れによりスイッチＳＷ−２２は固定接点ａ側に切換えら
れ、カウンタＣ４の出力Ｒが読み出される（この時Ｒは
本来次に読み出されるべき主記憶装置８の記憶ユニット
の番号）。このカウンタＣ４の出力Ｒをドロップアウト
記憶装置１９に供給して主記憶装置８の番号がＲの記憶
ユニットにドロップアウトが含れているかどうかを読み
出し、その結果をフリップフロップ回路Ｆ３に供給して
、モノマルチＭ７の出力パルスで記憶する。フリップフ
ロップ回路Ｆ３への記憶が完了すると、モノマルチＭ７
の出力パルスはモノマルチ隅をトリガし、これによりス
イッチＳＷ−２２を固定接点ｂ側に切り換える。スイッ
チＳＷ−２２の出力はやはりドロップアウト記憶装置１
９に供給され、主記憶装置８の番号がＫの記憶ユニット
にドロップアウトが含まれているかどうかを読み出し、
その結果をモノマルチＭｌＯのパルスでフリップフロッ
プ回路Ｆ４に記憶する。フリップフロップ回路Ｆ３の出
力が低電圧“゜Ｌ゛のとき、即ち、番号がＲの記憶ユニ
ットにドロップアウトがないとき、スイッチＳＷ−２０
、スイッチＳＷ−２１は固定接点ａ側に切換えられ、読
み出すべき記憶ユニットの番号ＡＤＤ一ＲとしてＲが選
ばれ、書変えるべき記憶ユニットの候補の番号ＡＤＤ−
０ＷとしてＫが選ばれる。

一方、フリップフロップ回路Ｆ２，Ｆ３，Ｆ４の出力が
ロジック回路ＬＧに供給され、フリップフロップ回路Ｆ
２の出力が高電圧゜“Ｈ゛で、同時にフリップフロップ
回路Ｆ４の出力が高電圧だと、ロジック回路ＬＧは高電
圧“Ｈ゛を出力し、番号の！Ｋの記憶ユニットを番号Ｒ
の記憶ユニットの出力で書きかえる様に駆動回路１７に
指令信号を供給するが、フリップフロップ回路Ｆ２，Ｆ
４の出力のうち１つでも低電圧゜゜Ｌ゛のときは書きか
えを禁止する。
；フリップフロップ回路Ｆ３の出力が高電圧゜“Ｈ゛
のとき、即ち番号がＲの記憶ユニットにドロップアウト
があるときは、スイッチＳＷ−２０，ＳＷ−２１は固定
接点ｂ側に切換えられ、読み出すべき記憶ユニットとし
て番号がＫのものを４選び、書換えるべき記憶ユニット
の候補の番号ＡＤＤ−０Ｗとして番号がＲの記憶ユニッ
トを選ぶ。

そしてロジック回路田はフリップフロップ回路Ｆ２，Ｆ
４の出力が同時に低電圧゜゛Ｌ゛のときのみ番号がＲの
記憶ユニットの内容を番号がＫの記憶ユニットの内容で
書きかえることを駆動回路１７に指令する。そしてフリ
ップフロップ回路Ｆ２，Ｆ４の出力のいずれか１つでも
高電圧゜“Ｈ゛のときか書きかえる事を禁止するように
駆動回路１７に指令する。この様にして、主記憶装置８
の各記憶ユニットの読出しを完了した時、書込み中の記
憶ユニットの番号と読出しを完了したばかりの記憶ユニ
ット）の番号の相対位置関係から次に読出す予定の番号
がＲの記憶ユニットの他に、前又は後の記憶ユニット（
番号がＲ−１又はＲ＋１の記憶ユニット）を選び出し、
これに対応するドロップアウト記憶装置１９の内容を照
合して選ばれた２つの記憶ユニットから次に読出す記憶
ユニット番号ＡＤＤ一Ｒを決定し、又、選ばれた他の記
憶ユニットを必要に応じて、番号がＡＤＤ−Ｒの記憶ユ
ニットの内容で書きなおすことにより、ドロップアウト
を補償する。

又、ロジック回路ＬＧの出力が高電圧゛゜Ｈ゛のとき、
スイッチＳＷ−１６がメークされ、この間スイッチＳＷ
−１５，ＳＷ−１８，ＳＷ−１９は固定接点ｂ側に切換
えられていることから、スイッチＳＷ−２０で得られた
番号ＡＤＤ−０Ｗに対応したドロップアウト記憶装置１
９の記憶ユニットの内容をモノマルチＭ４の出力で書き
なおしている。

尚、モノマルチＭ４は読出しスタートパルスでトリガさ
れるから、ドロップアウト記憶装置１９の書きなおしは
、番号が．ＡＤＤ−０Ｗの記憶ユニットの書きかえをは
じめた直後に行なつている。

第５図に上述の駆動回路１８の各部の波形を示し、これ
について第４図の駆動回路１８の動作を更に説明する。
第５図Ａに合成カラー映像信号の波形を示し、同図Ｂに
書込みスタートパルスの波形を示す。このスタートパル
スによつて、カウンタＣ１が起動され、カウンタＣ１よ
り同図Ｃに示す如き波形の出力が得られる。この出力が
書込み指令信号である。同図ＤはモノマルチＭ１の出力
パルスを示し、この出力パルスがカウンタＣ２で計数さ
れ、その出力ｗの波形が同図Ｅに示される。同図Ｆにド
ロップアウト検出装置１２の出力の一例の波形を示して
ある。このドロップアウト検出出力は、フリップフロッ
プ回路Ｆ１に供給されて一時蓄えられ、モノマルチＭ１
の出力パルス（第５図Ｄ）でドロップアウト検出装置１
９に書込まれた後、このフリップフロップ回路Ｆ１はモ
ノマルチＭ２の出力によりリセットされる。このフリッ
プフロップＦ１の出力の波形を同図Ｇに示す。同図Ｒに
フリップフロップ回路Ｆ１の出力が書込まれたドロップ
アウト記憶装置１９の記憶ユニットの内容の波形を示す
。更に、同図Ｈに読出しスタートパルスの波形を、同図
１にカウンタＣ３の出力たる読出し指令信号の波形を、
同図ＪにモノマルチＭ５の出力の波形を同図Ｋにカウン
タＣ４の出力、即ち番号Ｒの波形を夫々示している。同
図ＬにモノマルチＭ７の出力の波形を示し、この出力で
番号Ｒに対応するドロップアウト記憶装置１９の出力を
読出し、フリップフロップ回路Ｆ３に蓄える。同図Ｐに
フリップフロップ回路Ｆ３の出力の波形を示す。同図Ｍ
にモノマルチ鳩の出力の波形を示し、この出力で、スイ
ッチＳＷ−２を切り換え、ドロップアウト記憶装置１９
の読出し記憶ユニットを番号Ｋのものに切り換える。そ
のときのドロップアウト記憶装置１９の出力をモノマル
チＭｌＯの出力パルスでフリップフロップ回路Ｆ４に読
込ませる。同図ＮにそのモノマルチＭｌＯの出力の波形
を、同図Ｑにフリップフロップ回路Ｆ４の出力波形を夫
々示す。次に第６図に参照して、ドロップアウト記憶装
置１９について説明する。

５７，５８，５９及び６０は、主記憶装置８の各記憶ユ
ニット２６〜２９に対応してド罎ンプアウト検出装置１
２よりの出力に基づきその各ドロップアウトを記憶する
記憶ユニット（フリップフロップ回路にて構成されてい
る）である。

そして之等記憶ユニット２６〜２９に番号０〜３を付し
、これに対応して記憶ユニット５７〜６０に番号０〜３
を付す。制御回路１８よりの書込みパルスをゲート回路
６３〜６６を通じて各記憶ユニット５７〜６０に供給す
るようにすると共に、制御回路１８よりの書込み番号を
指定する信号をデコーダ６１に供給してデコードし、そ
のデコード出力にて各ゲート回路６３〜６６を制御する
ようにしている。各記憶ユニット５７〜６０の出力は夫
々スイッチＳＷ″−０，ＳＷ″−１，ＳＷ″−２，ＳＷ
″−３を通じて出力するようになされ、その出力が制御
回路１８に供給されるようになされている。制御回路１
８よりの、読出すべき記憶ユニットを指定する信号がデ
コーダ６２に供給されてデコードされ、そのデコード出
力にてスイッチＳＷ″−０〜ＳＷ″−３が制御される。
次に第７図を参照して、主記憶装置８及び駆動回路１７
まとめて説明する。

２６〜２９は第１図に示した主記憶装置を構成する４組
の記憶ユニットである。

３０，３１，３２は夫々２ビットのデコーダで、制御回
路１８よりの書込み、読出し及び書かえるべき記憶ユニ
ットの番号ＡＤＤ−Ｗ，，ＡＤＤ−Ｒ，ＡＤＤ−０Ｗを
指定する信号を０，１，２，３の出力に変換し、各出力
でスイッチＳＷ−１，ＳＷ−２，ＳＷ−３，ＳＷ−４を
固定端子ａ側に切換える。

この番号ＡＤＤ−Ｗに従つて、Ａ−Ｄ変換器７よりの出
力は番号０〜３の記憶ユニット２６〜２９のいずれかに
分配される。又、このデコーダ３０の出力は、制御回路
１８よりの書込み指令信号でゲート回路３７によりゲー
トされた書込みクロックパルスをゲート回路３３〜３６
のいずれかでゲートして分配し、オア回路３８〜４１を
介して書込むべき番号ＡＤＤ−Ｗの記憶ユニットに送つ
て書込み記憶を行わしめる。同様にデコーダ３１は、こ
れに番号ＡＤＤ−Ｒを指定する信号が供給されて、これ
を０，１，２，３の出力に変換し、各出力でスイッチＳ
Ｗ−９〜ＳＷ−１２をメークする。即ち、番号ＡＤＤ一
Ｒを指定する信号に従い記憶ユニット２６〜２９のいず
れかが、出力端子に、即ちバッファ記憶装置９に接続さ
れると共に、デコーダ３１の各出力ａがオア回路４６〜
４９を介してゲート回路４２〜４５にゲート信号として
供給されると共に、ゲート回路５４に於て読出し指令信
号制御された読出しクロックパルスを、更にオア回路３
８〜４１を介して、上記の番号ＡＤＤ−Ｒを指定する信
号で門選ばれた記憶ユニットに、この読出しクロックパ
ルスによつて、その選ばれた記憶ユニットの内容を読出
し、又それを入力側に戻して循環させ、その内容を保持
する。又、番号．ＡＤＤ−０Ｗを指定する信号もやはり
、フデコーダ３２で０，１，２，３の出力に変換される
が、制御回路１８のロジック回路ＬＧの出力が低電圧゛
゜Ｌ゛のとき、即ち書きかえが禁止されるときは、ゲー
ト回路５０〜５３で、その出力が阻止される。

ロジック回路ＬＧの出力が高電圧゜゛Ｈ゛のとき、即ち
書きかえが指令されるときは、デコーダ３２の出力はゲ
ート回路５０〜５３を介してスイッチＳＷ−５〜ＳＷ−
８を制御し、番号ＡＤＤ−０Ｗを指定する信号で指定さ
れた記憶ユニットに接続しているスイッチのみを固定端
子ａ側に切換える。又、同時にその記憶ユニットに対し
、読出し指令信号で制御された読出しクロックパルスを
ゲート回路４２〜４５を経て、更にオア回路３８〜４１
を介してその記憶ユニットに供給する。この時、この番
号ＡＤＤ−０Ｗで指定された記憶ユニットには読出し出
力がスイッチＳＷ一５〜ＳＷ−８を経由して供給され、
これを読出しクロックパルスに従つて書き込む事になる
。第８図に記録時に於ける第７図の回路の各部の波形を
示している。即ち、第８図Ａに合成カラー映像信号の波
形を示し、同図Ｂに書込み指令信号の波形を示している
。同図Ｃ−Ｆは夫々デコーダ３０の０，１，２，３の番
号の出力端子の波形を示す。又、同図Ｇ−Ｈは夫々ゲー
ト回路３３〜３６の出力の波形を示している。更に、第
９図に第７図の回路の各部の波形を示し、第７図の回路
の動作を更に説明する。

第９図Ａ−Ｄはデコーダ３０の出力の波形を示し、同図
Ｅは書込み指令信号を示す。そして、今時間Ｂ一Ｃ間で
ドロップアウトが発生したとすると、このとき番号１の
記憶ユニット２７の内容にドロップアウトが含まれてい
ることになる。同図Ｆは読出し指令信号の波形を示し、
同図Ｇ−１はデコーグ３１の各出力の波形を示し、同図
Ｊ−Ｍはデコーダ３２の各出力の波形を示す。同図Ｎは
ロジックー回路ＬＧの出力の波形を示す。同図Ａ−Ｎに
各波形を示す信号により番号０〜３の記憶ユニット２６
〜２９の各クロックパルス入力端子に供給されるクロッ
クパルスの状態を同図０−Ｒに示している。時間Ａ−Ｂ
間の内容は時間ａ−ｂ間に読出される。

時間Ｂ−Ｃ間にはドロップアウトが存在する為、時間ｂ
−ｃ間ではもう１度番号０の記憶ユニット２６を読出し
て時間Ａ−Ｂ間の内容を出力すると同時に、番号１の記
憶ユニット２７にこれを・書込む。そして時間Ｃ−Ｄ間
の内容は時間ｃｍｄ間に読出される。以下同様の操作が
続く。この様にして時間Ｂ−Ｃ間のドロップアウトは抹
消されて、出力には出て来ない。次に書込みクロックパ
ルス発生回路１５について第１０図を参照して説明する
。

８４は色副搬送波信号の周波数３．５８ｒ１−４ＨＺ（
７）２Ｎ倍（例えばＮ＝３）の周波数で発振する電圧制
御形可変発振器である。

この発振出力は４５５×Ｎ進のカウンタ３０に供給され
、４５５×Ｎ個の入力クロックに対し１個のパルスを抽
出して出力する。一方同期分離回路１４より再生水平同
期信号がそのタイミングエッジでモノマルチ７５をトリ
ガし、そのパルス出力）でその時点のカウンタ８０の内
容をラッチ回路７７にて読出し、ディジタル比較器７６
でカウンタ８０の出力パルスと再生水平同期信号の位相
差が所定の範囲に入つているかどうかを判断する。そし
て所定の範囲にあるときは、比較器７６は高電・圧“゜
Ｈ゛を出力し、スイッチ８２をメークすると共にインバ
ータ回路７８を介してスイッチ７９を開放する。この状
態の時、水平同期信号はモノマルチ７３でスイッチＳＷ
−７９，ＳＷ−８２の操作に必要な時間だけ遅延され、
モノマルチ７４で・狭いパルスにされて、位相検出器８
１に供給される。位相検出器８１はカウンタ８０の出力
パルスとモノマルチ７４の出力パルスとの位相差を検出
し、スイッチ８２を通じて保持回路８３に供給される。
８３は次の新しい検出工ラー信号が入つてくるまで直前
の検出工ラー信号を保持しつづける保持回路てある。

そして保持回路８３の出力が発振器８４の発振周波数を
制御するのて位相検出器８１て次の位相検出が行なわれ
るまて一定周波数の信号を発振し続ける。又、合成カラ
ー映像信号にスキュー等のジヤンピングがあるとき、ジ
ヤンピングの量が一定数を越えると、比較器７６の出力
は低電圧゜゜Ｌ゛になり、スイッチＳＷ−８２を開放す
る。

これによつて、ジヤンピングのため位相比較器８１が異
常に大きな出力を出しても、発振器８４の動作が乱され
ることが回避される。又、比較器７６の出力は、スイッ
チ７９をメークし、カウンタ８０を、モノマルチ１４の
出力でリセットさせる。この様にすると、次に来る水平
同期信号がジヤンピングを含まないならば、カウンタ８
０の次の出力パルスとモノマルチ７４の次の出力パルス
はほぼ一致し、発振器８４に対する発振ループは正常動
作にもどる。この間、保持回路８３は出力を一定に保つ
ので、発振器８４の発振周波数は一定に保たれる。この
様に回路８０−８１−８２−８３−８４一８０で構成さ
れる発振ループはスキューやジヤンピングがあつても乱
れることはない。この様に、入力の擾乱に対しても安定
な発振出力はフリップフロップ回路８５で１１２に周波
数逓降されて移相器８６に供給される。８６は回路８５
の出力を１／Ｎ（＝Ａ）の周波数に逓降して得られる色
副搬送波信号の位相がパースト分離回路１３の出力のパ
ースト信号の位相と一致する様に制御する為の移相器で
ある。

この移相器８６の出力は書込みクロックパルスとして、
制御回路１８、サンプルホールド回路５、Ａ−Ｄ変換器
７等に供給される。８７は、移相器８６の出力を１／Ｎ
→ にカウントダウンするＮ進のカウンタであり、３８はカ
ウンタ８７の出力とパースト信号との位相を比較する位
相比較器である。

この位相比較器８８の出力はベロシティ−エラーとして
読出されると共に、移相器８６を制御する。９０はパー
スト信号の特定部分を検出する回路、９１はその特定部
分の位相差をベロシティ−エラーホールド回路２３に読
込む為のパルスを作るモノマルチ、又、９２はベロシテ
ィ−エラーがベロシティ−エラーホールド回路２３に読
込まれた後、移相器８６を制御する期間を決めるモノマ
ルチで、この期間スイッチ８９を閉じて回路８６−８７
−８８−８９一８６で閉ループを形成し、パースト信号
とカウンタ８７の出力との位相を一致せしめる。

次にスイッチ８９が開放されると、次にスイッチ８９が
閉じるまて移相器８６はその間の移相量を保持する。こ
の書込みパルス発生回路１５はパースト信号の部分では
位相が一致し、即ちジッタに対する追従が速く、尚、且
つ発振周波数の非常に安定な発振器を構成していると共
に、ベロシティ−エラーをも検出する。次に第１１図に
ついてベロシティ−エラー記憶装置２４について説明す
ると共に、第１２図についてその波形を説明する。

第１２図Ａは合成カラー映像信号の波形を示し、Ａ−Ｄ
はそのパースト信号の発生時点を示し、同図Ｂは書込み
指令信号の波形を示し、その高電圧“゜Ｈ゛の期間のみ
合成カラー映像信号が主記憶装置８の記憶ユニットに書
込まれている。同図Ｃ−Ｆはその書込まれる記憶ユニッ
トを示している。同図Ｇは第１０図の位相比較器８８の
出力の一例を示している。同図Ｈは同図Ｇのパースト信
号に対するベロシティ−エラーホールド回路２３の出力
を示している。ここで、考察するに、時点Ａのパースト
信号の直後においては、第１０図の位相比較器８８の出
力は零のはずであるから、第１２図Ｇの如き波形出力が
、時点Ｂのパースト信号に対応して発生するのは、時点
Ｂに於て検出された位相エラーは、時間Ａ−Ｂ間で発生
したと考えられる。即ち、ベロシティ−エラーが検出さ
れる時点Ｂの記憶ユニットの番号ＡＤＤ−Ｗは１を示し
ているが、このエラーは番号０の記憶ユニットに帰属す
べきものであることがわかる。即ち、検出されたエラー
は１つ前の番号ＡＤＤ−Ｗに対応して記憶されなければ
ならない。さて第１１図における９５は上述の原理に従
つて、その時の記憶ユニットの番号ＡＤＤ−Ｗ（７）Ｗ
に−１を加算してＷ−１を得る加算器である。

９７は加算器９５の出力が供給されて、スイッチ１００
〜１０３のうちから１個のみ選んでメークさせる為の出
力を得るデコーダである。

尚、スイッチ９６，１１６は常時固定接点ｂ側に切換え
られている。ホールド回路２３にてホールドされたベロ
シティ−エラーは、スイッチ１１６を介してバッファ増
巾器９９に供給され、スイッチ１００〜１０３のうちの
選択されたスイッチを通つて、そのスイッチに接続され
ている記憶用コンデンサ１０４〜）１０７のうちのいず
れかに記憶される。

１０８〜１１１は入力インピーダンスが充分高いバッフ
ァ増巾器てある。

一方、制御回路１８で、番号ＡＤＤ−Ｒが決定されると
、これがデコーダ９８に送られ、その出門力で、スイッ
チ１１２〜１１５を制御して番号ＡＤＤ−Ｒに対応する
記憶ユニットの内容に含まれているベロシティ−エラー
を読出し、これが読出しクロックパルス発生回路２０に
供給され、第１２図１に示す様な鋸歯状波に変換される
ことにフなる。

もし、この時、読出しと同時に他の記憶ユニットの内容
で書換えてドロップアウトを補償することが制御回路１
８から指令されたとき、ロジック回路■の出力信号が高
電圧“Ｈ゛になり、スイッチ１１７がメークされ、モノ
マルチ１１８は同期信号発生回路２１よりの読出しスタ
ートパルスでトリガされ、モノマルチ１１８は所定のパ
ルス幅を持つパルスを発生する。このパルスで、スイッ
チ９６を固定接点ａ側に一時切換え、デコーダ９７に番
号．ＡＤＤ−０Ｗに対応したアナログメモリたるコンデ
ンサ１０４〜１０７を選んで、それにつながるスイッチ
１００〜１０３のいずれかをメークする。又、モノマル
チ１１８の出力は同時にスイッチ１１６が固定接点ｂ側
に切換えられることにより、上述の選ばれたアナログメ
モリたるコンデンサに、その時読出されているエラーを
書込む。これは番号ＡＤＤ−０Ｗで指定されて、書き換
えられたデータが読出される時も、ベロシティ−エラー
が補償されることを保証する。第１３図について読出し
クロックパルス発生回路２０を説明する。

ベロシティ−エラー記憶装置２４から出力されたベロシ
ティ−エラーは、鋸歯状波発生回路１２０に供給される
。この回路１２０は第１２図１に示すように出力波形の
傾斜が入力電圧に比例する様になされている。又、読出
し指令信号をインバータ回路１２１で反転したものてリ
セット、即ち、回路１２０の出力は記憶ユニットが読出
されていないときは零にホールドされる様になつている
。同期信号発生回路２１から原信号として基準の色副搬
送波信号が供給されてい，て、これが位相変調器１２２
の入力となり、回路１２０の出力の鋸歯状波で位相変調
をうける。変調された出力はモノマルチ１２３によりデ
ューティー５０％に波形成形され、帯域通過炉波器１２
４で読出しクロックパルスとして使いたいＮ次の高！調
波のみが抽出される。実施例ではＮ＝３てあり、１０．
７４ＭＨｚの信号が抽出されている。沖波器１２４の出
力を増巾器１２５て充分大きく増巾し、波形成形回路１
２６て矩形波に変換する。この様にベロシティ−エラー
によつて位相変調５をうけた読出しクロックパルスを、
制御回路１８、駆動回路１７を介して主記憶装置８に直
接供給し、又、同時にバッファ記憶装置９、Ｄ−Ａ変換
器１０に供給して、主記憶装置８からベロシティ−エラ
ーの補償された合成カラー映像信号を得４ている。上述
の主記憶装置８の各記憶ユニットは略１ラインのものを
用いたが、このままではＮＴＳＣ合成カラー映像信号を
処理するときには、水平同期信号と色副搬送波信号の周
波数インターリーブ関係を考慮した処理が必要になつて
しまう。

そこで、各記憶ユニットの記憶容量を２倍にし、略２ラ
イン分を１つの記憶ユニットにすることもできる。この
場合には、各記憶ユニットの記憶容量を１２８０番地分
とし、書込みスタートパルスから師播地分まず書込み、
一時書込みを停止し、次のスタートパルスから引続き師
播地分書込んで、そして第４図におけるカウンタＣ２，
Ｃ４を３ビットとしノて上位２ビットで記憶ユニットの
操作をする事により、周波数インターリーブ関係を考慮
しないで、２ライン前又は後のデータでドロップアウト
を補償することができる。上述せる本発明時間軸誤差補
正装置によれば、主記憶装置における複数の記憶ユニッ
トに対応して複数のベロシティエラー記憶装置を設ける
と共に、上記複数の記憶ユニットに対するアドレスを用
いて各ベロシティエラー記憶装置を選択出来る様に構成
したので、ベロシティエラー記憶装置のために新らたな
アドレス発生回路を設ける必要もないし、又誤差補正量
を広げるために記憶ユニット及びベロシティエラー記憶
装置の数を増やしても構成が特に複雑となることがなく
、ベロシティエラーを含んだ時間軸誤差を確実に補正す
ることのできる時間軸誤差補正装置を得ることができる
。

尚、ベロシティ−エラー記憶装置に単位長信号分毎のベ
ロシティ−エラーを記憶する場合には、主記憶装置を構
成する記憶ユニットの一本に記憶する１乃至複数ライン
分毎でも良いし、あるいはその記憶ユニットの記憶容量
とは無関係に１乃至複数ライン分毎でも良い。

又、主記憶装置に書込み記憶する情報信号は一部欠除す
ることなく、全体でも良い。

その場合には時間軸誤差の補正された情報信号中の同期
信号を新らたな同期信号と入替えるようにすれば良い。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック線図、第２図
はその説明に供する波形図、第３図はその説明図、第４
図は第１図の一部を示すブロック線図、第５図はその説
明に供する波形図、第６図は第１図の他の一部を示すブ
ロック線図、第７図は第１図の更に他の一部を示すブロ
ック線図、第８図及び第９図は夫々その説明に供する波
形図、第１０図は第１図の更に他の一部を示すブロック
線図、第１１図は第１図の更に他の一部を示すブロック
線図、第１２図はその説明に供する波形図、第１３図は
第１図の更に他の一部を示すブロック線図である。 ８は主記憶装置、２０は読出しクロックパルス発生回路
、２４はベロシティ−エラー記憶装置、１２２は変調器
である。

Claims (1)

【特許請求の範囲】
1. １ 時間軸誤差を有する情報信号をサンプリング回路に
   供給してその時間軸誤差に応じた書込みクロックパルス
   を用いて標本化し、該標本化された情報信号を所定長単
   位に複数の記憶ユニットを有する主記憶装置に上記書込
   みクロックパルスを用いて書込んで記憶せしめ、該主記
   憶装置に記憶されている記憶内容を、読出しクロックパ
   ルスを用いて順次所定長単位に上記複数の記憶ユニット
   より読出して時間軸誤差の補正された情報信号を得るよ
   うにした時間軸誤差補正装置において、上記主記憶装置
   に所定長単位に複数単位書込まれた情報信号の各単位に
   対応したベロシティエラーを記憶し、上記複数の記憶ユ
   ニットと同一のアドレス関係を有する複数のベロシティ
   エラー記憶装置と、上記標本化された各単位の情報信号
   を上記主記憶装置の上記各記憶ユニットより読出すにあ
   たり、上記各記憶ユニットに対するアドレス信号に基づ
   いて上記ベロシティエラー記憶装置より対応するベロシ
   ティエラーを読出し、該読出されたベロシティエラーに
   従つて基準信号を位相変調する読出しクロック発生回路
   とを設け、該読出しクロック発生回路よりの読出しクロ
   ックパルスに従つて上記情報信号を所定長単位に読出す
   様にしたことを特徴とする時間軸誤差補正装置。