JP3413673B2 - 画像データ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像データをシャフ
リングする機能を有する画像データ変換装置に関する。

【０００２】

【従来の技術】一般にディジタル画像記録装置、例え
ば、ディジタルＶＴＲにおいては、再生時に現れるエラ
ー部分を分散させてエラー訂正能力を向上させるために
記録時にシャフリングが行われているが、このシャフリ
ング操作は、ＤＣＴ変換により画像圧縮を行って記録す
る画像圧縮記録方式ディジタルＶＴＲにおいては、記録
系でのＤＣＴ変換後の量子化の際に、量子化ステップの
バラツキを小さくして画像圧縮効率を向上させるという
機能を持つ点からも重要な信号処理として採用されてい
る。

【０００３】かかる画像圧縮記録方式ディジタルＶＴＲ
（以下、ディジタルＶＴＲという）におけるシャフリン
グ及びデ・シャフリング操作について、図６に示す記録
系及び再生系の信号処理ブロック回路を基に説明する。

【０００４】この図において、記録系においてはＹ，Ｒ
−Ｙ，Ｂ−Ｙの各信号から構成される入力コンポーネン
トビデオ信号を、まず、ＡＤ変換器１〜３へ供給し、こ
こで、ＮＴＳＣ方式の場合にはサンプル周波数をＹ信号
については１３．５ＭＨｚ、色差信号についてはその１
／４のサンプル周波数としてＡＤ変換を行う。次に、こ
れらのＹ，Ｒ−Ｙ，Ｂ−Ｙ信号のＡＤ変換出力からそれ
ぞれの有効エリア（ＮＴＳＣ方式の場合は、奇数フィー
ルドにおける２３Ｈ〜２６２Ｈの２４０ライン及び偶数
フィールドにおける２８５Ｈ〜５２４Ｈの２４０ライン
の各ラインにおける有効走査期間）のデータ（以下、こ
れらのデータをＤＹ，ＤＲ，ＤＢと書く）のみを抽出し
てブロッキング及びシャフリングのための回路４へ供給
する。

【０００５】そして、この回路において各有効エリアデ
ータＤＹ，ＤＲ，ＤＢは、１フィールド毎にブロッキン
グ及びシャフリングが行われる。即ち、ＮＴＳＣ方式の
場合には、図７の（１）に示される水平方向７２０サン
プル、垂直方向２４０ラインで構成される１フィールド
分のＤＹ、並びに同図の（２）に示される水平方向１８
０サンプル、垂直方向２４０ラインで構成される１フィ
ールド分のＤＲ及びＤＢについて、１ブロックを水平方
向８サンプル、垂直方向４ラインとしてブロック化する
（この水平方向８サンプル、垂直方向４ラインからなる
ブロックをＤＣＴブロックという）。

【０００６】これにより、ＤＹについては、水平方向９
０個、垂直方向６０個、計５４００個のＤＣＴブロック
を、ＤＲ及びＤＢについては水平方向２２．５個、垂直
方向６０個、計１３５０個のＤＣＴブロックをそれぞれ
得る。このようにブロック化された信号は、前述のよう
に画像データの圧縮効率を上げるため及び再生時のエラ
ー部分を分散させるためにシャフリングを施される。

【０００７】次に、シャフリングの具体的態様を図８を
用いて説明する。この図は、前述のＤＹ或いはＤＲ或い
はＤＢの１フィールド分のデータを示したものであり、
この図の縦と横は、それぞれ実際の１フィールドの画面
の縦と横に対応する。そして、この１フィールド分のデ
ータを、図示されるように横方向の５個のエリアＡ〜Ｆ
に５等分し、この５等分されたエリアを更に縦方向に１
０個のサブエリアに等分して合計５０個のサブエリアＡ
０〜Ａ９，Ｂ０〜Ｂ９，Ｆ０〜Ｆ９，Ｄ０〜Ｄ９，Ｅ０
〜Ｅ９を形成する。

【０００８】このように１画面分のデータを分割して行
われるシャフリング操作について、まず、ＤＲの場合に
ついて説明する。ＤＲの場合、１画面全体は１３５０個
のＤＣＴブロックから構成されるので、上記の各サブエ
リアは２７個のＤＣＴブロックから構成される（但し、
画面の右端部分では、ＤＣＴブロックは半分しか形成さ
れないので、上下の隣接するブロックを合成して１個の
ＤＣＴブロックを形成するものとする）。

【０００９】ここで、１つのサブエリア内に含まれる２
７個のＤＣＴブロックをそのサブエリアのアルファベッ
トの小文字にｉ−ｊを付して表す（但しｉ＝０，１，
２，・・・，９、ｊ＝１，２，・・・，２７）。参考の
ために、Ａ０，Ｂ０，Ｆ０，Ｄ０，Ｅ０の各サブエリア
における１番目のＤＣＴブロックと２７番目のＤＣＴブ
ロックとを各サブエリア内に簡略化して示してある。そ
して、この１フィールド分のデータを構成するＤＣＴブ
ロックを、この図の下に記載されているような順序に従
って読み出して記録することによりシャフリングが実行
される。

【００１０】即ち、Ｆ，Ｂ，Ｄ，Ａ，Ｅの順序に従っ
て、まずサブエリアＦ０，Ｂ０，Ｄ０，Ａ０，Ｅ０の各
々の１番目のＤＣＴブロックｆ０−１，ｂ０−１，ｄ０
−１，ａ０−１，ｅ０−１を読み出す。次に、これらの
サブエリアの２番目のＤＣＴブロックｆ０−２，ｂ０−
２，ｄ０−２，ａ０−２，ｅ０−２を読み出し、更に、
３番目以降のＤＣＴブロックの読み出しを順次進めてい
って２７番目のＤＣＴブロックまでの読み出しを終了し
たら、次には、サブエリアＦ１，Ｂ１，Ｄ１，Ａ１，Ｅ
１のＤＣＴブロックの読み出しを同様に実行する。そし
て、これらの動作を繰り返してサブエリアＦ９，Ｂ９，
Ｄ９，Ａ９，Ｅ９の２７番目のＤＣＴブロックまでの読
み出しを終了することによって、１フィールド分の全て
のＤＲの読み出しが終了する。

【００１１】そして、ＤＢのシャフリング操作において
もＤＲの場合と同じ順序で１フィールド分のＤＢのＤＣ
Ｔブロックの読出が実行される。また、ＤＹのシャフリ
ング操作においては、ＤＹはＤＲに比し４倍のデータ量
を持ちＤＹの各サブエリアにはＤＲの場合の４倍のＤＣ
Ｔブロックが含まれているので、ＤＹの各サブエリアか
らのＤＣＴブロックの読み出しは１度に４個づつのＤＣ
Ｔブロックを読み出すようにする。即ち、この場合、図
１８において読み出されるｆ０−１，ｂ０−１，ｄ０−
１，・・・等は全て４個のＤＣＴブロックで構成され
る。

【００１２】以上のようなＤＹ，ＤＲ，ＤＢに関するシ
ャフリング操作を同時に並行して行い、これらのシャフ
リング出力を図６におけるバッファリングメモリ５へ入
力する。このメモリ５においては、第１フィールドのデ
ータと第２フィールドのデータとを合成することにより
ノンインターレース形式の１フレーム分のデータが形成
される。具体的には、ＤＹ，ＤＲ，ＤＢのそれぞれにつ
いて同じ画面位置に対応した第１フィールドのＤＣＴブ
ロックと第２フィールドのＤＣＴブロックとを間挿する
ことにより、水平方向８サンプル垂直方向８ラインのＤ
ＣＴブロックが形成される。

【００１３】この８サンプル×８ラインのＤＣＴブロッ
クは、図７の（３）に示すＤＹの４個のＤＣＴブロック
とＤＲ及びＤＢの各１個のＤＣＴブロックの計６個のＤ
ＣＴブロックからなる構成（これをマクロブロックとい
い、このＤＹ，ＤＲ，ＤＢの各ＤＣＴブロックは画面上
の同じ位置に対応したものである）を単位とする時系列
データに変換されてバッファリングメモリ５から圧縮符
号化回路６へ入力される。そして、この圧縮符号化回路
６においてＤＣＴ変換、量子化、ハフマン符号化等の処
理を施されてデータ圧縮された後、記録変調回路７、記
録アンプ等を経て所定の記録符号の形態で記録ヘッドへ
供給され、テープ上に記録される。

【００１４】再生系の処理においては、ヘッドにより再
生されたデータは再生アンプ、復調回路１４等を経て画
像圧縮復号化回路１３へ入力され、ここで復号されたデ
ータはバッファリングメモリ１２においてインターレー
ス形式へ変換された後、デ・シャフリング及びデ・ブロ
ッキングのための回路１１へ供給される。この回路１１
において通常のテレビジョンの走査形式に戻された信号
は、ＤＡ変換器８〜１０へ供給されてもとのＹ信号、Ｒ
−Ｙ信号、Ｂ−Ｙ信号が取り出される。

【００１５】以上のようなディジタルＶＴＲにおけるブ
ロッキング及びシャフリングを実行するための具体的回
路として、本願発明人は、既に、図９に示されるような
回路を提案した。この回路について説明すると、この回
路は、フィールドメモリの書き込みアドレス及び読み出
しアドレスの制御を工夫することによって、この図に示
されるように、入力ＤＹ，ＤＲ，ＤＢのそれぞれの処理
系に一個のフィールドメモリ１５，１８、２１を設ける
のみでもシャフリングを可能としたものであり、これら
のフィールドメモリは１６、１７或るいは１９、２０か
らなる書き込み制御回路及び読み出し制御回路によって
動作が制御される。

【００１６】次に、これらの書き込み制御回路及び読み
出し制御回路による書き込み読み出し動作について、図
１０〜１２を参照して説明する。まず、図１０について
説明すると、この図において、上部にはフィールド１〜
フィールド３までの入力映像信号がそれぞれ０〜９の１
０個の区間に分割して示され、また、下部には入力映像
信号のフィールド１及びフィールド２のシャフリング出
力であるフィールド〔１〕及びフィールド〔２〕がそれ
ぞれ０〜９の１０個の区間に分割して示されている。

【００１７】そして、左部分にはフィールドメモリのア
ドレス空間を、入力映像信号の図８におけるエリアＡの
データを記憶するアドレス領域Ａ、エリアＢのデータを
記憶するアドレス領域Ｂ、エリアＦのデータを記憶する
アドレス領域Ｆ、エリアＤのデータを記憶するアドレス
領域Ｄ、エリアＥのデータを記憶するアドレス領域Ｅの
５個の領域に分け、更に各領域を０〜１１までの１２個
の領域に分割して示してある。ここで、この０〜１１の
各領域をサブ領域と呼び、それぞれ図８におけるサブエ
リア１個分のデータを記憶する容量を持つアドレス領域
として構成されている。

【００１８】そして、この図には、フィールドメモリの
６０個のサブ領域と入力映像信号の各フィールドの区間
０〜９に対応して、多数の網線の施された区画と数字が
記入されている網点の施された区画が示されているが、
ここで、数字の記入されている網点の施されている区画
は、その入力映像信号区間におけるそのエリア内のサブ
エリア１個分のデータが、そのサブ領域のアドレスに記
憶されることを表し、かつ、この区画に記入されている
数字は、このサブ領域に記憶されるデータのサブエリア
の番号（図８の各サブエリア内に記されている数字）を
表している。

【００１９】例えば、入力映像信号のフィールド１の区
間０においては、アドレス領域Ａのサブ領域２に図８の
サブエリアＡ０のデータが記憶され、アドレス領域Ｂの
サブ領域２にサブエリアＢ４のデータが、アドレス領域
Ｆのサブ領域２にサブエリアＦ８のデータが、アドレス
領域Ｄのサブ領域２にサブエリアＤ２のデータが、アド
レス領域Ｅのサブ領域２にサブエリアＥ６のデータがそ
れぞれ記憶される。即ち、フィールド１の入力映像信号
に含まれるデータが、図８に示されるとおりの各エリア
のデータの順番にそって各アドレス領域に記憶されてい
く。

【００２０】また、この図において、網点の施されてい
る区画は、この区画の信号区間におけるシャフリング出
力を得るためにこの区画のサブ領域に記憶されているデ
ータの読み出しが行われることを表す。例えば、入力映
像信号がＤＲである場合には、フィールド２の区間０に
おいては、アドレス領域Ｆのサブ領域４に記憶されてい
るサブエリアＦ０のデータ、アドレス領域Ｂのサブ領域
８に記憶されているサブエリアＢ０のデータ、アドレス
領域Ｄのサブ領域１０に記憶されているサブエリアＤ０
のデータ、アドレス領域Ａのサブ領域２に記憶されてい
るサブエリアＡ０のデータ、アドレス領域Ｅのサブ領域
６に記憶されているサブエリアＥ０のデータの順番で各
データから１個づつＤＣＴブロックを読み出す。そし
て、この読み出し操作を２７回繰り返すことにより、シ
ャフリング出力であるフィールド〔１〕の区間０の信号
が取り出される。

【００２１】そして、このフィールド２の区間０におい
ては、この図に示されているように、以上の読出動作の
実行と同時に、この区間の入力映像信号データをアドレ
ス領域Ａ〜Ｆのそれぞれのサブ領域０へ記憶する動作が
実行される。フィールド２の区間１においても同様に、
読出動作の実行と、この区間の入力映像信号データをア
ドレス領域Ａ〜Ｆのそれぞれのサブ領域１へ記憶する動
作が実行される。

【００２２】一方、フィールド２の区間２におけるデー
タの記憶動作においては、各アドレス領域Ａ〜Ｆにはデ
ータが未記憶であるサブ領域は無くなっているので、既
にデータの読出が実行されて新たな入力データの記憶が
可能となったサブ領域へこの区間２のデータを記憶する
動作が実行される。そして、このフィールド２の区間２
以降の入力映像信号のデータについては、このように既
にデータの読出が実行されて新たな入力データの記憶が
可能となったサブ領域へデータを記憶するように書き込
み動作を実行することにより、フィールドメモリを１個
使用するのみでもデータの読出動作と書込み動作との間
に追越しを生ずることなく、読出動作と書込み動作を同
時に実行してシャフリング出力を得ることができる。

【００２３】なお、このように既にデータの読出が実行
されて新たな入力データの記憶が可能となったサブ領域
へデータを記憶する場合、この記憶すべきサブ領域の選
定は、フィールド２〜７における書き込みパターンを見
れば分かるように、既に読み出しが行われて記憶が可能
となったサブ領域のうち、最も早く読み出しが行われた
サブ領域へ記憶が行われるように書き込み動作が制御さ
れる。図１１及び図１２には、図１０に示されているフ
ィールド３までの入力映像信号に続くフィールド４から
フィールド７までの入力映像信号に対する書き込み・読
み出し動作、及びシャフリング出力であるフィールド
〔３〕〜〔６〕を示してある。

【００２４】以上の書込読出動作においては、書き込み
アドレスが各フィールド毎に異なったものにシフトして
いくが、図１２のフィールド７の入力映像信号の書き込
みアドレスは、図１０のフィールド１の入力映像信号の
書き込みアドレスと完全に一致しており、書き込みアド
レスの変化パターンは、６フィールドの周期を持つこと
が分かる。従って、図９における書込制御回路及び読出
制御回路は、６フィールド分の書込みアドレス及び読出
アドレスを指定できればよい。

【００２５】なお、図１０〜図１２の領域Ａ〜Ｆにおけ
るサブ領域０及び１を他の任意の２個のサブ領域と入れ
換えても同様のシャフリング出力を得ることができ、書
き込みパターン及び読み出しパターンとして種々の実施
例を構成することができる。また、図１０〜１２におけ
る書き込み動作は、１３．５ＭＨｚのクロック速度で実
行されるが、読み出し動作は、１８ＭＨｚのクロック速
度で実行されるので、これらの図において、各フィール
ドの１区間分のデータを読み出すために要する時間は、
１区間の長さよりも短いものとなる。

【００２６】以上は、ＮＴＳＣ方式用のディジタルＶＴ
Ｒにおけるシャフリングに関するものであるが、参考ま
でに、ＰＡＬ方式のディジタルＶＴＲにおけるシャフリ
ングについて説明すると、１フィールド分のＹ信号の有
効ビデオデータは図１３に示されるように水平方向７２
０サンプル、垂直方向２８８ラインから構成される。そ
して、そのシャフリングパターンは、水平方向にＡ，
Ｂ，Ｆ，Ｄ，Ｅのエリアに等分されると共に、垂直方向
には１２個のサブエリアに等分されたものとなってお
り、各サブエリア１個当たりのデータ量はＮＴＳＣ方式
の場合と等しくなるように設定されている。また、Ｙ信
号のサンプル周波数はＮＴＳＣ方式の場合と同じ１３．
５ＭＨｚに設定され、所謂４：２：０フォーマットでＹ
信号及び色差信号のサンプリングが行われる。

【００２７】このＰＡＬ方式におけるシャフリングを実
現するフィールドメモリの書き込み読み出しパターンの
１例を図１４〜図１６に示す。この図において、フィー
ルドメモリはＡ〜Ｆの領域に等分されると共に各領域は
更に１２のサブ領域に等分される。また、入力映像信号
の各フィールドは０〜１１までの１２の区間に等分さ
れ、それぞれの区間に含まれる図１３のエリアＡ〜Ｆの
各データが前記の各サブ領域に書き込まれて読み出され
ることによりシャフリング出力であるフィールド
〔１〕、フィールド〔２〕、・・・が取り出される。

【００２８】なお、図１４〜１６に示される書き込み読
み出しパターンにおいても、フィールド２以降の各区間
の信号を書き込むサブ領域の選定は、図１０〜図１２の
場合と同様に、既に読み出しが行われて書き込みが可能
であるサブ領域のうち最も早く読み出しが行われたサブ
領域へ書き込みが行われるように書き込み動作が制御さ
れる。また、この書き込み読み出しパターンにおいて
も、フィールド７の書き込みアドレスはフィールド１の
書き込みアドレスと一致しており、書き込みアドレスは
６フィールドの周期性を持つことが分かる。

【００２９】

【発明が解決しようとする課題】以上に説明したような
書込み読出動作を行うことにより、１個のフィールドメ
モリを用いるのみでもシャフリング動作が可能である
が、このようなシャフリング回路を具えたディジタルＶ
ＴＲにおいて、記録すべき映像信号として水平周波数及
び垂直周波数が正規の値から著しくかけ離れている非標
準の映像信号が入力された場合（例えば、民生用のアナ
ログＶＴＲをキュー、レビュー等の変速再生をしながら
取り出された再生信号をディジタルＶＴＲに記録する場
合とか、ディジタルＶＴＲへの入力映像信号源の切り換
えに基づいて発生するフレームの不連続によって過渡的
に同期が乱れる場合とか、或るいは、入力映像信号自体
がテレビゲーム機等からの非標準のテレビジョン信号で
ある場合等）には、次のような問題が生ずる。

【００３０】即ち、上記のシャフリング回路において
は、通常の入力映像信号の場合にはシャフリングメモリ
への書込用のクロック及び読出用のクロックは、いずれ
も入力映像信号の同期信号に基づいて生成されるように
構成されているが、入力映像信号の同期周波数の変位が
大きくなったときには、読出用のクロックは、ディジタ
ルＶＴＲ全体の動作の安定性の確保のために所定の安定
な固定発振器の出力に基づいて生成されるように構成さ
れている。

【００３１】このように固定発振器の出力に基づいて読
出クロックが生成される場合のシャフリング動作を図１
７を用いて説明する。この図の（１）は、正規の同期周
波数を持つＮＴＳＣ方式の入力映像信号に対して通常の
シャフリング動作が実行されている場合の状態を簡略化
して表したものであり、入力された各フィールドの映像
信号は、６種類のライトパターン（この図では（Ｗ．
Ｐ．０）〜（Ｗ．Ｐ．５）として表されている）に従っ
て順次フィールドメモリへ書き込まれ、読出動作をこの
ライトパターンに対応した６種類のリードパターン（こ
の図では（Ｒ．Ｐ．０）〜（Ｒ．Ｐ．５）として表され
ている）に従って実行することにより、入力信号のフィ
ールドに同期してシャフリング出力が取り出される様子
を表している。

【００３２】これに対し、入力映像信号の同期周波数の
変位が大きく、読出用のクロックが所定の固定発振器を
用いて生成される状態においては、この図の（２）に示
されるようにフィールドメモリへ書き込まれる入力信号
のフィールド期間と、フィールドメモリからの読み出し
が行われるタイミングとが逐次変化してゆくことにな
る。従って、この図の（２）において、例えば、シャフ
リング出力であるフィールド〔５〕の信号の生成につい
て見ると、これは、本来、ライトパターン４に従って書
き込まれた入力信号のフィールド５をリードパターン４
に従って読み出すことにより得られるべきものである
が、この図の（２）ではフィールド〔５〕の出力を得る
ための読出動作を開始する以前に、既に、フィールド６
の信号をライトパターン５に従って書き込む動作が開始
されているため、ライトパターン５に従って書き込まれ
たフィールド６の信号をリードパターン４に従って読み
出した信号がシャフリング出力のフィールド〔５〕とし
て得られることになる。

【００３３】そして、このようにライトパターンに対応
しないリードパターンで読出動作を行った場合には、画
像はスクランブルのかかった状態となって到底実用には
供し得ないものとなってしまう。本願発明は、かかる問
題点を解決することを目的とするものである。

【００３４】

【課題を解決するための手段】本願発明は、１画面分の
画像データを記憶するメモリと、該メモリへの画像デー
タの書き込み動作を制御する書き込み制御手段と、該メ
モリからの画像データの読み出し動作を制御する読み出
し制御手段と、を具え、入力された１画面分の画像デー
タを、１画面を分割することにより形成される複数個の
区画のそれぞれに対応する画像データを単位として、前
記書き込み制御手段により所定の書き込みパターンに従
って上記メモリへ書き込むと共に、該メモリに書き込ま
れた１画面分の画像データを、前記読み出し制御手段に
よって上記書き込みパターンとは異なる所定の読み出し
パターンに従って読み出すことにより所定のパターンに
変換された画像データを出力し、かつ、前記書き込みパ
ターン及び読み出しパターンとして、それぞれ複数個の
異なったパターンを循環的に１画像データ期間毎に切り
換えて使用することにより、前記読み出し制御手段によ
る１画面分の画像データの読み出しが終了する以前に、
該読み出し制御手段によって読み出し動作の実行された
１区画分の画像データの記憶領域へ、前記書き込み制御
手段により次の１画面を構成する画像データにおける１
区画分の画像データを書き込むように構成された画像デ
ータ変換装置であって、更に、１画面分の画像データを
書き込むタイミングと読み出すタイミングとのずれを検
出する手段を有している。

【００３５】ここで、書き込み制御手段は、書き込みパ
ターンを切り換えるための指示信号を出力するカウンタ
と、該指示信号が供給される読み出しアドレス発生手段
を具えると共に、該指示信号を読み出し制御手段へ供給
し、かつ、読み出し制御手段は、書き込み制御手段から
供給された指示信号をラッチする手段と、該ラッチ手段
の出力が供給される読み出しアドレス発生手段とを具え
るのが好適である。更に、書き込み制御手段は、入力さ
れた画像データから導出される基準信号に基づいて書き
込みタイミングを決定すると共に、読み出し制御手段
は、所定の周期信号に従って読み出しタイミングを決定
し、かつ、該周期信号は、前記基準信号が所定の規格内
のものであるときは該基準信号に基づいて生成されると
共に、該基準信号が所定の規格から変位したときには、
特定の固定信号に基づいて生成されるように構成するの
が望ましい。

【００３６】そして、検出手段は、前記基準信号と周期
信号とに基づいて、１画面分の画像データを書き込むタ
イミングと読み出すタイミングとのずれを検出し、か
つ、この検出出力により前記カウンタの動作を制御する
ことにより、所定以上のずれが検出されたときは、前記
書き込み制御手段における書き込みパターンの切り換え
動作及び読み出し制御手段における読み出しパターンの
切り換え動作を停止するように構成するのが好適であ
る。

【００３７】

【作用】入力された画像データに基づく書き込みタイミ
ングが読み出しタイミングに対して所定以上ずれたとき
には、書き込みパターン及び読み出しパターンが特定の
パターンに固定される。

【００３８】

【実施例】本願発明をＮＴＳＣ方式用ディジタルＶＴＲ
のシャフリング回路へ適用した場合の実施例について、
図１８〜図２２及び図１〜図５を参照して説明する。図
１８は、本実施例におけるシャフリング回路４の内部構
成と、その周辺回路の構成を示したものであり、ＡＤ変
換回路１〜３から出力されるＤＹ，ＤＲ，及びＤＢは、
書込制御回路１６及び１９によってシャフリングのため
のフィールドメモリ１５、１８、２１へ書き込まれる。
一方、入力映像信号から取り出された水平周波数の信号
ＨＤがクロック生成回路２６へ供給されて１３．５ＭＨ
ｚのクロックＳＣＫを生成し、このクロックはＡＤ変換
用としてＡＤ変換回路１へ、１／４に分周されてＡＤ変
換回路２及び３へ供給され、更に、書込用のクロックと
して書込制御回路１６へ、また、１／４に分周されて書
込制御回路１９へ供給される。

【００３９】フィールドメモリ１５からの読出を行うた
めの１８ＭＨｚの読出クロックＭＣＫはフレーム同期発
振回路２３において生成され、これは、通常の正規の入
力映像信号の場合には、入力映像信号から取り出された
フレーム周波数の信号ＦＲＳがスイッチＳＷ１を介して
該発振回路２３へ入力されることにより入力映像信号の
フレームに同期して生成される。なお、読出の際のリー
ドパターンを切り換えるためのフレーム信号ＦＲＭも該
発振回路２３で生成され、読出制御回路１７及び２０へ
供給される。また、上記のフレーム信号ＦＲＳは、書込
の際のライトパターンを切り換えるための信号として書
込制御回路１６及び１９へ供給される．

【００４０】入力映像信号からのフレーム信号ＦＲＳは
周波数検出器２４へも供給され、その周波数が正規の値
から所定以上異なるような非標準の映像信号が入力され
たときには、該検出器の出力に基づいてＳＷ１が上側へ
倒されることにより、発振回路２３からは固定発振器２
２の安定な出力信号に同期したＭＣＫ及びＦＲＭが生成
される。そして、フレーム信号ＦＲＳとＦＲＭの位相差
が所定以上に増大したかどうかを位相検出回路２５にお
いて判断し、所定以上になったときはこれを示す位相検
出出力Ｖｃｏｎｔを書込制御回路１６及び１９へ供給し
て前記の問題を解決すべく制御動作が実行される。な
お、位相検出回路２５へは位相検出範囲を設定する際に
使用されるＨＤも供給される。

【００４１】次に、書込制御回路１６、読出制御回路１
７、及び位相検出回路２５の具体的構成及び動作を図１
９〜図２１、及び図１により説明する（なお、書込制御
回路１９及び読出制御回路２０の詳細は、基本的には書
込制御回路１６及び読出制御回路１７と同様であってク
ロック周波数の違いによる相違があるのみなので説明を
省略する）。

【００４２】図１９に示される書込制御回路１６におい
て、入力されたＦＲＳはフィールド周波数の信号ＦＩＳ
を生成するための生成回路３０へ供給される。該生成回
路３０は、ＦＲＳによってリセットされるカウンタを具
え、このカウンタによりＳＣＫをカウントした出力に基
づいて、図１に示されるように入力映像信号の各フィー
ルドの前端部分で立ち上がるフィールド周期の信号ＦＩ
Ｓを導出する（なお、図１は、シャフリング動作を表す
タイミングチャートであり、入力信号のフィールド１〜
３の期間における各信号の波形は、入力信号が正規の入
力映像信号である場合の動作を表し、また、入力信号の
フィールド４以降の期間における各信号の波形は、入力
信号が非標準の入力映像信号である場合の動作を表して
いる）。なお、該生成回路３０内のＦＩＳ生成用カウン
タはＳＣＫに代え前述のＨＤをカウントするように構成
してもよい。生成回路３０からのＦＩＳ信号は立ち上が
り部検出回路３１へ供給され、この検出出力はＳＣＫを
カウントするカウンタ３３のリセット端子へ入力され
る。

【００４３】検出回路３１の出力はＶカウンタ３２へも
供給される。このカウンタは、０〜５の値を表す３ビッ
トの信号を出力するリングカウンタで構成され、このＶ
カウンタ出力によってライトパターンの０〜５を指示す
る。書込アドレス発生回路３４は、ライトパターン０〜
５のそれぞれの書込アドレスを記憶したＲＯＭから構成
され、Ｖカウンタ出力によって各フィールドのライトパ
ターンが指示されると共に、この指示されたライトパタ
ーンの中からカウンタ３３の出力によって読み出すべき
書込みアドレスが指定され、読み出された書込みアドレ
スはフィールドメモリ１５へ供給される。

【００４４】図２０に示される読出制御回路１７では、
読出アドレス発生回路３９において読み出される読み出
しアドレスのリードパターンを書込み時のライトパター
ンに対応したものとするために、このリードパターンを
指定する３ビットの信号として書込制御回路１６におけ
るＶカウンタ出力をラッチ回路３５でラッチした信号を
用いる。このラッチ動作は、カウンタ３８において読出
クロックＭＣＫを１フィールド分カウントしたときに発
生するキャリーＣＯに基づいて行う。

【００４５】即ち、シャフリング出力の各フィールドの
終端でラッチが行われるので、通常の入力映像信号の場
合には、図１に示されている入力信号のフィールド１〜
４の期間におけるＶカウンタ出力、ラッチタイミング、
ラッチ出力を対比すれば分かるように、リードパターン
を指定するラッチ出力の値はライトパターンを指定する
Ｖカウンタ出力の値に対して１フィールド遅れたものと
なり、図１７の（１）に示されるようにライトパターン
とリードパターンが正しく対応した状態で書き込み動作
と読み出し動作が実行される。

【００４６】なお、図２０において、発生回路３６は、
フレーム信号ＦＲＭに基づいてフィールド信号ＦＩＭを
発生し、この信号の立ち上がり部分が回路３７において
検出される。そして、この検出出力によってカウンタ３
８はフィールド毎にリセットされる。ここで、図１８の
フレーム同期発振回路２３で生成されるＦＲＭは、通常
は、入力映像信号のＦＲＳに基づいて該入力映像信号の
偶数フィールドの終端部分で立ち上がるような信号波形
として生成される（図１の入力信号のフィールド２の終
端部分におけるＦＲＭの波形を参照）。そして、図２０
の発生回路３６では、このＦＲＭに基づいてＭＣＫをカ
ウントすることにより、通常は、入力映像信号の偶数フ
ィールドの前端部分と終端部分とにそれぞれ立ち上がり
部分を有するフィールド信号ＦＩＭが生成される（図１
の入力信号のフィールド２の前端部分及び終端部分での
ＦＩＭの波形を参照）。

【００４７】以上は、通常の正規の映像信号が入力され
ている場合の書き込み読み出し動作であるが、これに対
し、非標準の映像信号が入力されて図１８におけるＳＷ
１が上側に倒されてＦＲＭの位相がＦＲＳに対して変位
し始め、この位相変位が所定量以上になると、これを図
１８に示される位相検出回路２５により検出し、この検
出出力Ｖｃｏｎｔを書込制御回路１６のＶカウンタ３２
のイネーブル端子へ入力することによって、該Ｖカウン
タのカウントアップ動作を停止させる。これによって、
フィールドメモリ１５におけるライトパターン及びリー
ドパターンは、常に特定の同じパターンに固定されるの
で、図１７の（２）において説明したようにライトパタ
ーンとリードパターンとが対応しなくなって画像がスク
ランブルされるという現象が生じることは無い。

【００４８】位相検出回路２５の具体的構成は図２１に
示されるとおりである。この回路について説明すると、
入力されたＦＲＳに基づいて位相差の許容範囲を表すウ
ィンドウを発生器４０において発生する。このウィンド
ウは、例えば、図１に示されるように入力信号の偶数フ
ィールドの終端部分の前後の数１０Ｈの期間となるよう
に設定され、これは、ＦＲＳによってリセットされるカ
ウンタによりＨＤをカウントして得ることができる。

【００４９】このウィンドウ信号を、Ｄフリップフロッ
プ４１においてＦＲＭの立ち上がり部分でラッチするこ
とにより、図１に示されるように、ＦＲＳとＦＲＭの位
相差が許容範囲内にあるときはＨＩＧＨとなり許容範囲
を外れるとＬＯＷとなる検出出力Ｖｃｏｎｔが得られ
る。この図では、入力信号のフィールド４の終端部分に
おいて位相差が許容範囲を外れてフィールド５の開始点
以降のＶカウンタのカウントアップ動作が停止し、ライ
トパターン及びリードパターンがいずれも「５」に固定
された状態になっていることを表している。

【００５０】参考までに、この図１に対応する書き込み
読み出し動作の具体的様子を示すと、図２〜図４のよう
になる。これらの図において網点の施された区画は図１
０〜図１２の場合と同様の書き込み動作が行われること
を表し、網線の施された区画は読み出し動作が行われる
ことを表している（なお、図３と図４については、図を
見やすいものとするために横方向の時間軸を図２に比し
伸長して表現してある）。

【００５１】これらの図３及び図４に示されているよう
に、位相差が許容範囲を外れたフィールド４〜フィール
ド７においては、フィールドメモリの同一のサブ領域に
おける書き込み動作及び読み出し動作の行われるタイミ
ングが互いに接近したり、或るいは、時間的に重なって
しまう場合が生ずるので、フィールドメモリの書き込み
読み出し動作に不安定さを生じることがあり、また、図
１７の（２）において説明したように、シャフリング出
力として読み出すべきフィールドとは異なるフィールド
の入力信号を読み出してしまう場合も生ずるが、ライト
パターンとリードパターンは常に対応しているので画像
にスクランブルがかかることは無い。従って、キュー、
レビュー等の変速再生による非標準の入力映像信号であ
ってもほぼ通常通りに観察可能な画像として記録するこ
とができる。

【００５２】なお、以上に説明した実施例において、Ｆ
ＲＳ，ＦＲＭ，ＦＩＳ，ＦＩＭ，及びウィンドウ信号等
の具体的な波形については図１に示されるようなものに
限定する必要は無く、当業者であれば種々の設計変更が
できることは言うまでもない。最後に、書込制御回路１
６の別の構成例を図２２により説明する。この図は、図
１９の書込制御回路におけるＶカウンタ３２のカウント
アップ動作を、カウンタ３３におけるＳＣＫの１フィー
ルド分のカウントが終了してキャリーＣＯが発生した時
点で行うようにしたものであり、この場合のＶカウンタ
出力は、図５に示されるように、入力信号の各フィール
ドの終端部分でカウントアップされる。

【００５３】従って、この図に示されるように入力信号
のフィールド４の終端部分でＦＲＭの位相が後方へ外れ
ても、入力信号のフィールド５におけるライトパターン
は「４」へカウントアップされる。また、シャフリング
出力のフィールド〔４〕を生成するためのリードパター
ン（ラッチ出力）も「４」となるので、シャフリング出
力のフィールド〔４〕は、ライトパターン３で書き込ま
れたフィールド４の信号をリードパターン４で読み出す
ことになって、スクランブルのかかったものとなるが、
これは１フィールドのみの一瞬のことに過ぎないので実
際上は問題とならない。

【００５４】以上、本発明に基づくシャフリング回路及
びその動作について説明したが、ここに説明した実施例
に限定されることなく、前述のとおり、本発明の趣旨の
範囲内で様々な構成のシャフリング回路を構成すること
が可能である。

【００５５】

【発明の効果】フィールドメモリを１個用いるのみで画
像データのシャフリングを可能とした画像データ変換装
置において、入力画像データが変速再生等により取り出
された信号であってもスクランブルを生ずることなくシ
ャフリングが実行される。

【図面の簡単な説明】

【図１】本発明の実施例によるシャフリング動作を表す
タイミングチャートである。

【図２】同実施例におけるフィールド１〜３における書
き込み読み出しパターンを表す図である。

【図３】同実施例におけるフィールド４及び５における
書き込み読み出しパターンを表す図である。

【図４】同実施例におけるフィールド６及び７における
書き込み読み出しパターンを表す図である。

【図５】本発明の他の実施例によるシャフリング動作を
表すタイミングチャートである。

【図６】本発明の実施例が適用されるディジタルＶＴＲ
の信号処理回路の構成を示すブロック図である。

【図７】ブロッキングパターン及びマクロブロックを説
明する図である。

【図８】ＮＴＳＣ方式信号に対するシャフリングパター
ンを説明する図である。

【図９】シャフリング回路の内部構成を示す図である。

【図１０】標準のＮＴＳＣ方式信号のフィールド１〜３
におけるシャフリングパターンを説明する図である。

【図１１】標準のＮＴＳＣ方式信号のフィールド４及び
５におけるシャフリングパターンを説明する図である。

【図１２】標準のＮＴＳＣ方式信号のフィールド６及び
７におけるシャフリングパターンを説明する図である。

【図１３】ＰＡＬ方式信号に対するシャフリングパター
ンを説明する図である。

【図１４】標準のＰＡＬ方式信号のフィールド１及び２
におけるシャフリングパターンを説明する図である。

【図１５】標準のＰＡＬ方式信号のフィールド３及び４
におけるシャフリングパターンを説明する図である。

【図１６】標準のＰＡＬ方式信号のフィールド５〜７に
おけるシャフリングパターンを説明する図である。

【図１７】非標準のＮＴＳＣ方式信号が入力されたとき
のシャフリング動作を説明する図である。

【図１８】本発明の実施例におけるシャフリング回路及
びその周辺回路の構成を示す図である。

【図１９】同実施例における書込制御回路の構成を示す
図である。

【図２０】同実施例における読出制御回路の構成を示す
図である。

【図２１】同実施例における位相検出回路の構成を示す
図である。

【図２２】同実施例における書込制御回路の他の構成例
を示す図である。

【符号の説明】

１５，１８，２１…フィールドメモリ， １６，１９…
書込制御回路，１７，２０…読出制御回路， ２５…
位相検出回路、３２…Ｖカウンタ、 ３５…ラッチ回
路、

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 （１）１画面分の画像データを記憶する
   メモリと、（２）該メモリへの画像データの書き込み動
   作を制御する書き込み制御手段と、（３）該メモリから
   の画像データの読み出し動作を制御する読み出し制御手
   段とを具え、かつ、入力された１画面分の画像データ
   を、１画面を分割することにより形成される複数個の区
   画のそれぞれに対応する画像データを単位として、前記
   書き込み制御手段により所定の書き込みパターンに従っ
   て上記メモリへ書き込むと共に、該メモリに書き込まれ
   た１画面分の画像データを、前記読み出し制御手段によ
   って上記書き込みパターンとは異なる所定の読み出しパ
   ターンに従って読み出すことにより所定のパターンに変
   換された画像データを出力し、更に、前記書き込みパタ
   ーン及び読み出しパターンとして、それぞれ所定個数の
   異なったパターンを循環的に１画面分の画像データ期間
   毎に切り換えて使用することにより、前記読み出し制御
   手段による１画面分の画像データの読み出しが終了する
   以前に、該読み出し制御手段によって読み出し動作の実
   行された１区画分の画像データの記憶領域へ、前記書き
   込み制御手段により次の１画面を構成する画像データに
   おける１区画分の画像データを書き込むように構成され
   た画像データ変換装置において、 １画面分の画像データを書き込むタイミングと読み出す
   タイミングとのずれを検出する手段を設け、該検出手段
   により所定以上のずれが検出されたときは、前記書き込
   み制御手段における書き込みパターンの切り換え動作及
   び読み出し制御手段における読み出しパターンの切り換
   え動作を停止することを特徴とする画像データ変換装
   置。
2. 【請求項２】 書き込み制御手段は、書き込みパターン
   を切り換えるための指示信号を出力するカウンタと、該
   指示信号が供給される読み出しアドレス発生手段を具え
   ると共に、該指示信号を読み出し制御手段へ供給し、か
   つ、読み出し制御手段は、書き込み制御手段から供給さ
   れた指示信号をラッチする手段と、該ラッチ手段の出力
   が供給される読み出しアドレス発生手段とを具えている
   ことを特徴とする請求項１記載の画像データ変換装置。
3. 【請求項３】 書き込み制御手段は、入力された画像デ
   ータから導出される基準信号に基づいて書き込みタイミ
   ングを決定すると共に、読み出し制御手段は、所定の周
   期信号に従って読み出しタイミングを決定し、かつ、該
   周期信号は、前記基準信号が所定の規格内のものである
   ときは該基準信号に基づいて生成されると共に、該基準
   信号が所定の規格から変位したときには、特定の固定信
   号に基づいて生成されるものであることを特徴とする請
   求項１または２記載の画像データ変換装置。
4. 【請求項４】 検出手段は、前記基準信号と周期信号と
   に基づいて、１画面分の画像データを書き込むタイミン
   グと読み出すタイミングとのずれを検出し、かつ、この
   検出出力により前記カウンタの動作を制御するものであ
   ることを特徴とする請求項３記載の画像データ変換装
   置。