JPS6050696A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6050696A JPS6050696A JP58156867A JP15686783A JPS6050696A JP S6050696 A JPS6050696 A JP S6050696A JP 58156867 A JP58156867 A JP 58156867A JP 15686783 A JP15686783 A JP 15686783A JP S6050696 A JPS6050696 A JP S6050696A
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- Japan
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- memory
- read
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- change
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はコンピュータのメモリ回路に関する。
例えばマイクロコンピュータにおいては、多数のＲＯＭ
（リードオンリメモリ）およびＲＡ Ｍ（ランダムアク
セスメモリ）が用いられるが、これらは、通常メモリア
ップによってアドレス（ソフトウェアにだけるアドレス
；以下、Ｓアドレスと称丁〕の割付けが行われる。第１
図はこのメモリプツブの一例を示千図であり、この図に
おける各メモリは各々次のようなメモリである。
（リードオンリメモリ）およびＲＡ Ｍ（ランダムアク
セスメモリ）が用いられるが、これらは、通常メモリア
ップによってアドレス（ソフトウェアにだけるアドレス
；以下、Ｓアドレスと称丁〕の割付けが行われる。第１
図はこのメモリプツブの一例を示千図であり、この図に
おける各メモリは各々次のようなメモリである。
Ｍ−ＲＯＭ：主プログラムが記憶されるＲＯＭ８Ｕ−Ｒ
ＯＭ：サブプログラムが記憶されるＲＯＭＲＡＭ：デー
タ記憶用のＩｔ Ａ Ｍ Ｉｔ−ＩＬＡＭ：読出し専用のＲＡＭ ここで、サブプログラムとは、装置の納入先毎に異なる
プログラム、あるいは将来変更の可能性のあるプログラ
ムであり、例えば自動販売機の場合は、料金、商品の名
称、商品番号等に係る部分がこのサブプログラムに含ま
れる。これに対し。
ＯＭ：サブプログラムが記憶されるＲＯＭＲＡＭ：デー
タ記憶用のＩｔ Ａ Ｍ Ｉｔ−ＩＬＡＭ：読出し専用のＲＡＭ ここで、サブプログラムとは、装置の納入先毎に異なる
プログラム、あるいは将来変更の可能性のあるプログラ
ムであり、例えば自動販売機の場合は、料金、商品の名
称、商品番号等に係る部分がこのサブプログラムに含ま
れる。これに対し。
主プログラムとは変更の可能性のす（゛プログラムであ
る。ま尾、抗出し専用のＲＡＭとはバツテリイバックア
ップがなされ、かつ書込み禁止回路によつ℃書込みが禁
止されたＲＡＭであり、４４０Ｍ化されたｌもＡＭであ
る。
る。ま尾、抗出し専用のＲＡＭとはバツテリイバックア
ップがなされ、かつ書込み禁止回路によつ℃書込みが禁
止されたＲＡＭであり、４４０Ｍ化されたｌもＡＭであ
る。
“ところで、従来のように１個のＲＯＭチップの容量が
小さい場合は、第１図に示すように主プログラムとサブ
プログラムを各々別個のＲＯＭチップに割付けることが
できたが、最近のように１個のＲＯＭチップの容量が人
さくなると、第２図に示すように１個のＲＯＭチッグロ
グに主プログラムＭｋＩＮとサブプログラムＳＵＢが共
に割付けられる状態が避けられない。
小さい場合は、第１図に示すように主プログラムとサブ
プログラムを各々別個のＲＯＭチップに割付けることが
できたが、最近のように１個のＲＯＭチップの容量が人
さくなると、第２図に示すように１個のＲＯＭチッグロ
グに主プログラムＭｋＩＮとサブプログラムＳＵＢが共
に割付けられる状態が避けられない。
まに、全体のプログラム容量が増大して（！？定場合に
は、部分的に当初のメモリマツプの範囲を越えて他領域
の残余アドレス部分にまで食い込んでしまうことも多い
。その結果、当初の整然たるメモリマツプは崩れて、１
個のＲＯＭチップ内に主プログラムＭＡＩＮとサブプロ
グラムＳＵＢとが混在することとなる。しかしながら、
このように１個のｌ′ＬＯＭチップ１内に両プログラム
が割付けられると、例えば納入先毎にサブプログラムが
異なる場合、あるいはザブプログラムを変更する必要が
生じた場合等において、ＲＯＭフイタによってサブプロ
グラムＳＵＢのみならず主プログラムＭＡＩＮをもＲＯ
Ｍチップ１に書き込′ｆ、なければならず、極めて非能
率的であつ定。
は、部分的に当初のメモリマツプの範囲を越えて他領域
の残余アドレス部分にまで食い込んでしまうことも多い
。その結果、当初の整然たるメモリマツプは崩れて、１
個のＲＯＭチップ内に主プログラムＭＡＩＮとサブプロ
グラムＳＵＢとが混在することとなる。しかしながら、
このように１個のｌ′ＬＯＭチップ１内に両プログラム
が割付けられると、例えば納入先毎にサブプログラムが
異なる場合、あるいはザブプログラムを変更する必要が
生じた場合等において、ＲＯＭフイタによってサブプロ
グラムＳＵＢのみならず主プログラムＭＡＩＮをもＲＯ
Ｍチップ１に書き込′ｆ、なければならず、極めて非能
率的であつ定。
そこでこの発明（工、一旦作成したプログラムを変更す
ることｙ、ｃ＜ｔｓアドレスを変更することなく］、し
かも上述したサブプログラムのみを１つまたは数個のＲ
ＯＭチップ内にまとめることｔ可能とするメモリ回路を
提供するもので、同一のアドレス信号によってアドレス
される第１．第２の読出し専用メモリブロックと、これ
ら第１．第２の読出し専用メモリブロックへ前記アドレ
ス信号に基づいて選択的に読出し信号を出力するメモリ
制御回路とを設け、第１．第２の読出し専用メモリブロ
ックの一方に変更の可能性のない情報（プログラム）を
、他方に変更のり能件のあるｆＲ報を各々８己憶させる
よ５ Ｋ Ｌ、 定ものである。
ることｙ、ｃ＜ｔｓアドレスを変更することなく］、し
かも上述したサブプログラムのみを１つまたは数個のＲ
ＯＭチップ内にまとめることｔ可能とするメモリ回路を
提供するもので、同一のアドレス信号によってアドレス
される第１．第２の読出し専用メモリブロックと、これ
ら第１．第２の読出し専用メモリブロックへ前記アドレ
ス信号に基づいて選択的に読出し信号を出力するメモリ
制御回路とを設け、第１．第２の読出し専用メモリブロ
ックの一方に変更の可能性のない情報（プログラム）を
、他方に変更のり能件のあるｆＲ報を各々８己憶させる
よ５ Ｋ Ｌ、 定ものである。
以下、図面を参照しこの発明の一実施例について説明す
る。
る。
いま、ある装置の全メモリ柊虚が６４」（バイトであり
、そのメモリマツプが第３図（イ）に示すものであった
とする、なお、この図におけるアドレスｌ ｅ００〜Ａ
ＯＯＯ（１６進数）ノ間Ｋに主プログラムＭＡＩＮが割
付けられている。第４図は上述しｒ［合に使用されるこ
の発明の一実施例によるメモリ回路の構成を示すブロッ
ク図であり、この図において、符号２，３は各々ＣＰＵ
（中央処理装置；図示略）かもジイトパルスＷＰおよび
リードパルス几Ｐが供給される端子、１０〜２５は名々
ＣＰＵからアドレスイに号Ｎが供Ｉ＠される端子、ｆｒ
、−，３０〜３７は各々データＤがＣＰＵへ出力される
端子である。端子２，３へ供給され定うイトパルスＷｌ
’、＋７−ドバルスＩもＰは各々メモリ制御回路４０へ
供給され、端子１σ〜２５へ供給されにアドレス信号へ
の各ビットＡ （１〜Ａ １．５は各々バッファアンプ
４１をブｒして１も０Ｍ４２および４３の各アドレス端
子へ供給されると共に、その上位８ピツ）Ａ８〜Ａ １
５がメモリ制御回路４０へ供給され、ｆ：ｋ、ＲＯＭ４
２．４３の各出力が各々バッファアンプ４４を介して端
子３０〜３７へ供給される。
、そのメモリマツプが第３図（イ）に示すものであった
とする、なお、この図におけるアドレスｌ ｅ００〜Ａ
ＯＯＯ（１６進数）ノ間Ｋに主プログラムＭＡＩＮが割
付けられている。第４図は上述しｒ［合に使用されるこ
の発明の一実施例によるメモリ回路の構成を示すブロッ
ク図であり、この図において、符号２，３は各々ＣＰＵ
（中央処理装置；図示略）かもジイトパルスＷＰおよび
リードパルス几Ｐが供給される端子、１０〜２５は名々
ＣＰＵからアドレスイに号Ｎが供Ｉ＠される端子、ｆｒ
、−，３０〜３７は各々データＤがＣＰＵへ出力される
端子である。端子２，３へ供給され定うイトパルスＷｌ
’、＋７−ドバルスＩもＰは各々メモリ制御回路４０へ
供給され、端子１σ〜２５へ供給されにアドレス信号へ
の各ビットＡ （１〜Ａ １．５は各々バッファアンプ
４１をブｒして１も０Ｍ４２および４３の各アドレス端
子へ供給されると共に、その上位８ピツ）Ａ８〜Ａ １
５がメモリ制御回路４０へ供給され、ｆ：ｋ、ＲＯＭ４
２．４３の各出力が各々バッファアンプ４４を介して端
子３０〜３７へ供給される。
ここで、ＲＯＭ４２．４３は共ＩＣ６４Ｋバイトの几Ｏ
Ｍであり、チップセレクト端子Ｃ８が設けられている。
Ｍであり、チップセレクト端子Ｃ８が設けられている。
そして、ＲＯＭ４２には、第３図（ロ）に示すように予
め主グログラムＭＡＩＮがメモリマツプ（第３図（イ）
参照）によって割付けられたアドレス内に書込まれてお
り、ｔｒｓ、Ｒ，０Ｍ４３には、第３図ｔ／ｉに示すよ
うに予めサブプログラムｃｓＴＩＢ）がメモリマツプに
よって割付けられたアドレス内に書込まノ１．でいる。
め主グログラムＭＡＩＮがメモリマツプ（第３図（イ）
参照）によって割付けられたアドレス内に書込まれてお
り、ｔｒｓ、Ｒ，０Ｍ４３には、第３図ｔ／ｉに示すよ
うに予めサブプログラムｃｓＴＩＢ）がメモリマツプに
よって割付けられたアドレス内に書込まノ１．でいる。
なお、第４図に示すメモリ回路にはＲＡ Ｍも勿論設け
られているが、こＣでは図示を省略している。
られているが、こＣでは図示を省略している。
メモリ制御回路４０はダイオードマトリックス回路、論
理ゲート回路等によって構成されるもので、アドレス信
号Ａの上位８ピツ）Ａ８〜Ａ１５をデコードし、このデ
コード結果に基づい℃１もＡＭ書込み信号ＲＡ−Ｗ、Ｒ
ＡＭ読出し信号几Ａ−几、Ｉ’ＬＯＭｆｉ出し信号几Ｏ
−１．几０−２を各々出力する。丁なわち、アドレス信
号Ａの上位８ビツト八８〜Ａ１５がＱＱ−ＢＰの場合、
ＤＯ−Ｄ７の場合または、Ｅｏ−Ｅ８の場合は、几Ｏ
Ｍ ４２の読出し信号ＲＯ−１’を出力し、Ｃ（Ｊ−Ｃ
Ｆの場合またはＦＯ〜ＦＦｔｆ）場合レエ、ライトパル
ス〜゛ＰまたはリードパルスＩ（、Ｐに対応してＲＡ
Ｍ書込み信号ＫＡ−Ｗま定はＩもＡＭ読出し信号■もＡ
−１シを出力し、１）８〜ＤＦの場合−ｉ： ｒ、：
ｋｉｌう９〜ｇｉｒの場合はＲＯＭ４３の読出し信号ｉ
ｔ Ｏ−２を出力する。
理ゲート回路等によって構成されるもので、アドレス信
号Ａの上位８ピツ）Ａ８〜Ａ１５をデコードし、このデ
コード結果に基づい℃１もＡＭ書込み信号ＲＡ−Ｗ、Ｒ
ＡＭ読出し信号几Ａ−几、Ｉ’ＬＯＭｆｉ出し信号几Ｏ
−１．几０−２を各々出力する。丁なわち、アドレス信
号Ａの上位８ビツト八８〜Ａ１５がＱＱ−ＢＰの場合、
ＤＯ−Ｄ７の場合または、Ｅｏ−Ｅ８の場合は、几Ｏ
Ｍ ４２の読出し信号ＲＯ−１’を出力し、Ｃ（Ｊ−Ｃ
Ｆの場合またはＦＯ〜ＦＦｔｆ）場合レエ、ライトパル
ス〜゛ＰまたはリードパルスＩ（、Ｐに対応してＲＡ
Ｍ書込み信号ＫＡ−Ｗま定はＩもＡＭ読出し信号■もＡ
−１シを出力し、１）８〜ＤＦの場合−ｉ： ｒ、：
ｋｉｌう９〜ｇｉｒの場合はＲＯＭ４３の読出し信号ｉ
ｔ Ｏ−２を出力する。
なお、このメモリ制御回路４０は、デイッグスイソチ等
を用い℃アドレス（１コ一ド丁べぎアドレス）の変更を
容易に行い得るようＶこしてオｄくことが望まし、い。
を用い℃アドレス（１コ一ド丁べぎアドレス）の変更を
容易に行い得るようＶこしてオｄくことが望まし、い。
【７かして、」−記構成によれば、全てリッププログラ
ムＳＵＢが１モ０〜１４３内にまとめて記憶されている
ので、サブプログラムを変更する必費が生じた場合に、
几０Ｍ４３のみを書き換えればよ（、したがって、変更
を容易にかつ短時間で行うことができるｏｌ−プログラ
ム（主プログラムおよびテプグログ２ムンを一旦ｆ’）
ｌｉｆＦｌ、ＩＬ後、サブプログラムのみを１個（また
はｙ数個］のＲＯＭチップ内にまとめようとすると５通
常はソフトウェアの変更が必要となるが、上述した実施
例によれば、ソフトウェアの変更を全く必要としよい利
点が得られる。ムニだ１−５１（・ＯＭの容量）ｊ従来
のものより大きくなる。しかし、近年メモリ素子の価格
は急速に低下しつつあり、したがって５メモ’ＪＭ子の
容量が多少増えても、作業時間の低下の方がコスト的に
はるかに有利である。
ムＳＵＢが１モ０〜１４３内にまとめて記憶されている
ので、サブプログラムを変更する必費が生じた場合に、
几０Ｍ４３のみを書き換えればよ（、したがって、変更
を容易にかつ短時間で行うことができるｏｌ−プログラ
ム（主プログラムおよびテプグログ２ムンを一旦ｆ’）
ｌｉｆＦｌ、ＩＬ後、サブプログラムのみを１個（また
はｙ数個］のＲＯＭチップ内にまとめようとすると５通
常はソフトウェアの変更が必要となるが、上述した実施
例によれば、ソフトウェアの変更を全く必要としよい利
点が得られる。ムニだ１−５１（・ＯＭの容量）ｊ従来
のものより大きくなる。しかし、近年メモリ素子の価格
は急速に低下しつつあり、したがって５メモ’ＪＭ子の
容量が多少増えても、作業時間の低下の方がコスト的に
はるかに有利である。
なお、第４１°禎に示す回路Ｑ工、この発明の最も単純
な実施例であるが、この発明は他に種々の実施例が考え
らハ、る。例えば、メモリマツプ通りにＲＯＭチップを
割付は定ところ、第５図に示すようｌｃ＋プフロク７
’Ａ Ｓ Ｕ Ｂ Ｌ 〜Ｓ Ｕ Ｂ ３ カＲＵ Ｍ
２Ｃおよび４７に分かれて割付けらＩＬ定とする。
な実施例であるが、この発明は他に種々の実施例が考え
らハ、る。例えば、メモリマツプ通りにＲＯＭチップを
割付は定ところ、第５図に示すようｌｃ＋プフロク７
’Ａ Ｓ Ｕ Ｂ Ｌ 〜Ｓ Ｕ Ｂ ３ カＲＵ Ｍ
２Ｃおよび４７に分かれて割付けらＩＬ定とする。
この場乞サブプログラム５Ｕ）３ｔ〜Ｓ ｔＪ Ｂ ３
を各々、別の、１４０Ｍ４８内のル０Ｍ４６．４７と同
一のＨアドレス（ハードウェア上のアドレス）に書ぎ込
み、また、メモリ制御回路４ｏを、Ｓアドレス（ソフト
ウェア上のアドレスノが６１〜７２、７４＝８１３０）
ＩＬ（ＪＭ４８の出方を選択するよ５Ｋｍｇ丁ればよい
。ｆ、１ニ、サブプログラムの量が多い場合は、サブプ
ログラムを複数のＪｔＯＭチップ内に書込むようにして
もよい。−１：り、ＲＯＭの数が増加し、メモリ制御回
路４０の構成がｖＩ雑比し定場合は、メモリ制御回路４
０’ａ’ＲＯＭを用（・て構成丁ればよい。
を各々、別の、１４０Ｍ４８内のル０Ｍ４６．４７と同
一のＨアドレス（ハードウェア上のアドレス）に書ぎ込
み、また、メモリ制御回路４ｏを、Ｓアドレス（ソフト
ウェア上のアドレスノが６１〜７２、７４＝８１３０）
ＩＬ（ＪＭ４８の出方を選択するよ５Ｋｍｇ丁ればよい
。ｆ、１ニ、サブプログラムの量が多い場合は、サブプ
ログラムを複数のＪｔＯＭチップ内に書込むようにして
もよい。−１：り、ＲＯＭの数が増加し、メモリ制御回
路４０の構成がｖＩ雑比し定場合は、メモリ制御回路４
０’ａ’ＲＯＭを用（・て構成丁ればよい。
以上説明したように、この発明によれば、同一のアドレ
ス信号によってアドレスされる第１．第２の読出し専用
メモリブロックと、これら第１，４゜第２の読出し専用
メモリブロックへ前記アドレスイ１号に基づ（・て選択
的に読出し信号を出力するメモリ制御回路とを設け、第
１．第２の続出し専用メモリブロックの一方に変更の可
能性のＩＬい情報（プログラム）′４ｒ：、他方に変更
の可能性のある情報を各々記憶させるようにしたので、
仄の利点が得られる。
ス信号によってアドレスされる第１．第２の読出し専用
メモリブロックと、これら第１，４゜第２の読出し専用
メモリブロックへ前記アドレスイ１号に基づ（・て選択
的に読出し信号を出力するメモリ制御回路とを設け、第
１．第２の続出し専用メモリブロックの一方に変更の可
能性のＩＬい情報（プログラム）′４ｒ：、他方に変更
の可能性のある情報を各々記憶させるようにしたので、
仄の利点が得られる。
■ サブプログラム等の変更を短時間で容易に行つこと
ができる。
ができる。
■ 一旦作成したプログラムを変更することＴｒり一部
のプログラム（サブプログラム］を同一メモリブロック
内にまとめることができる。
のプログラム（サブプログラム］を同一メモリブロック
内にまとめることができる。
■ 変更の可能性のあるプログラムと可能性のないプ覧
グラムがメモリブロック単位で完全に別れるので、わか
り易く、取扱いが容易になる。
グラムがメモリブロック単位で完全に別れるので、わか
り易く、取扱いが容易になる。
■ ２個以上のメモリチップに分散しているサブプログ
ラムを１個のチップにまとめることが可能７．ｃｉＭ合
も多い。２個を１個、４個を２個等の場合がある。
ラムを１個のチップにまとめることが可能７．ｃｉＭ合
も多い。２個を１個、４個を２個等の場合がある。
５ｉｌ１図はメモリマツプの一例を示す図、第２図は１
個のＩＬＯＭチップ１内に主プログラム〜ＬＡＩＮとサ
ブプログラム５ｔＪＢが共に記憶されているところを示
す図、第３図ビ）は第４図に示すメモリ回路に対応する
メモリマツプを示す図、同図（ロ）およびｉ／′１は各
々同メモリ回路における几（ＪＭ４２．４３の各記憶内
容な示す図、第４図はこの発明の一実施例によるメモリ
回路の構成を示すプ・コック図、第５図はこの発明の他
の実施例を説明する良めの図である。 ４０・・・メモリ制御回路、４２・・・几ＯＭ （第１
の読出し専用メモリブ四ツクノ、４３・・・Ｒ（］ｌ
ｒＶ！、 （第２の読出し専用メモリブロック）。 ７トレ入 第３図 ９ど ｑ９ 第５図
個のＩＬＯＭチップ１内に主プログラム〜ＬＡＩＮとサ
ブプログラム５ｔＪＢが共に記憶されているところを示
す図、第３図ビ）は第４図に示すメモリ回路に対応する
メモリマツプを示す図、同図（ロ）およびｉ／′１は各
々同メモリ回路における几（ＪＭ４２．４３の各記憶内
容な示す図、第４図はこの発明の一実施例によるメモリ
回路の構成を示すプ・コック図、第５図はこの発明の他
の実施例を説明する良めの図である。 ４０・・・メモリ制御回路、４２・・・几ＯＭ （第１
の読出し専用メモリブ四ツクノ、４３・・・Ｒ（］ｌ
ｒＶ！、 （第２の読出し専用メモリブロック）。 ７トレ入 第３図 ９ど ｑ９ 第５図
Claims (1)
- 変更の可能性のない第１の情報と、変更の可能性のある
第２のｆｆ報とが各々記憶される読出し専用メモリをＭ
するメモリ回路において、［川−のアドレス信号によっ
てアドレスされる第１．第２の読出し専用メモリブロッ
クと、これら第１．第２の読出し専用メモリブロックへ
前記アドレス信号に基づいて選択的に読出し信号を出力
するメモリ制御回路とを設け、前記第１．第２の胱出し
専用メモリブロックの一方に前記第１の情報を、他方に
前記第２の情報を各々記憶させてなるメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156867A JPS6050696A (ja) | 1983-08-27 | 1983-08-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156867A JPS6050696A (ja) | 1983-08-27 | 1983-08-27 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050696A true JPS6050696A (ja) | 1985-03-20 |
Family
ID=15637118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156867A Pending JPS6050696A (ja) | 1983-08-27 | 1983-08-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245798U (ja) * | 1985-09-05 | 1987-03-19 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111187A (en) * | 1980-02-01 | 1981-09-02 | Hitachi Ltd | Memory control circuit |
| JPS5823393A (ja) * | 1981-08-05 | 1983-02-12 | Sanyo Electric Co Ltd | マスクｒｏｍ装置 |
| JPS5894192A (ja) * | 1981-11-27 | 1983-06-04 | Sharp Corp | Ｐｒｏｍ回路 |
| JPS58111170A (ja) * | 1981-12-23 | 1983-07-02 | Fujitsu Ltd | チツプセレクト方式 |
-
1983
- 1983-08-27 JP JP58156867A patent/JPS6050696A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111187A (en) * | 1980-02-01 | 1981-09-02 | Hitachi Ltd | Memory control circuit |
| JPS5823393A (ja) * | 1981-08-05 | 1983-02-12 | Sanyo Electric Co Ltd | マスクｒｏｍ装置 |
| JPS5894192A (ja) * | 1981-11-27 | 1983-06-04 | Sharp Corp | Ｐｒｏｍ回路 |
| JPS58111170A (ja) * | 1981-12-23 | 1983-07-02 | Fujitsu Ltd | チツプセレクト方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6245798U (ja) * | 1985-09-05 | 1987-03-19 |
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