JPS60501725A - 自動的デ−タ転送を提供する磁気テ−プデ−タリンクプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自動的データ転送を提供する 磁気テープデータリンクプロセッサ 発明の分野 この発明は磁気テープ周辺端末ユニットと主ホストコンピュータの間で行なわれ るデータ転送のシステムに関し、周辺制御装置を伴なう中間のＩ１０サブシステ ムがデータ転送のハウスキーピングの任務を実行するために用いられる。

発明の背景 発展する工学につながる領域は、主ホストコンビコータシステムと１またはそれ 以上の周辺端末ユニツ［〜の間にａ３りるデータ転送を伴なう。この目的のため に、主ボス１〜コンビコータのモニタリングとハウスキーピングの問題を解決す るためと、周辺端末ユニットを制御する仕事を引受【プるためど、周辺端末ユニ ットと主ボス１〜コンビコータシステムの間で起こるデータ転送動作の制御をモ ニタ覆るためとに用いられるＩ　／／　Ｏ＋ｉ−ブシステムが開発されてきた。

゛′データリンクブ［］セッサ°′とじで知られる周辺制御装置を用いるそのよ うなＩ１０サブシステムの特定の実施例が開発された。それによれば、主ホスト コンピュータからの開始−」＼・ンドは、１またはそれ以上の周辺］ｊ−ニツ１ −についてのデータ転送動作を管理する周辺制御装置へ向けられる。これらのシ ステムにおいて、主ホストコンピュータは゛データリンクワード”をも与え、そ れは周辺制御装置のために開始された各タスクを識別する。タスクの完了の後に 、周辺制御装置はその完了、未完了、またはその特定のタスクに伴なう問題に関 して結果／ディスクリブタｒノードで主ホストシステムへ知らせる。

これらのタイプの周辺制御装置は本開示の承継人に発行された特許において述べ られており、以下のこれらの特許は参照としてここに含まれる。

発明者り、　Ａ、　Ｍｉｌｌｅｒｓ、　ｎニヨル”入出力す７システムのために 中央処理ユニットとモジコラプロセッサ制御装置にインターフェイスを与えるイ ンターフエイスシステムパという題名の１９７８年８月８日発行の米国特許４． １０６．０９２号。

発明者Ｉ）、　Ｊ、　Ｃｏｏｋとり、△、　Ｍｉｌｌｅｒｓ、　■達による゛入 出力サブシステムのための［シュラブ１］ツクユニツｈ　”という題名の１９７ ８年２月１４日発行の米国特晶′１第４゜０７４、．３５２号。

発明者り、Ｊ、Ｃｏｏｋとり、△、　Ｍｉｌｌｅｒｓ、　ＩＩ達による゛′入入 出力ジブシステムためのインテリジエン１〜入出力インターフェイス制御ユニッ ト″という題名の１９７９年６月２４日発行の米国特許第４，１６２，５２０号 。

発明ｉＤ、Ｊ、Ｃｏｏｋと［つ、△、１ｙｌｉｌｌｅｒｓ、　ｎ達による″ティ ジタルデータ処理システムのための入出力サプシステム“という題名の１９８０ 年２月１９　Ｆ１発行の米国特許第４．．１８９，７６９号。

発明者に、Ｗ、ＢａｕｎとＪ、　Ｇ、　５ａｕｎｄｅｒｓ達による゛磁気テープ データ転送システムのためのデータリンクプロセッサ″という題名の１９８１年 ６月２１日発行の米国特許第４，２８０，１９３号。

発明者に、Ｗ、Ｂａｕｎとり、　Ａ、　Ｍｉｌｌｅｒｓ、　■達にょる゛′デー タリンクプロセッサを用いるＩ　、／　０サブシステム′”という題名の１９８ ２年１月２６日発行の米国特許第４゜３１３．１６２号。

発明者に、Ｗ、３ａｕｎによる″］ンビュータに接続された周辺制御装置のため の共通フロン１〜エンド制御″という題名の１９８２年３月３０日発行の米国特 許第４，３２２゜７９２号。

ここで参照として含まれた上記の特許は、主ホストコンピュータと周辺端末ユニ ットの間のデータ転送ネットワークにおいて用いられる゛′データリンクブＬ」 セッサ”　Ｄ　Ｌ　Ｐとして知られるタイプの周辺制御装置の利用の背景的理解 を与える。

上述のＢ　ａｕｎの特許において、共通フロントエンド制御回路からなるモジュ ラ成分で描成された周辺制御装置が述べられている。それはすべてのタイプの周 辺制御装置のためのユニバーサルな種類のものであって、周辺従属ボー１−回路 と接続されている。その周辺従属回路は特定の周辺端末］、ユニット特性を取扱 うように特徴付けられている。本開示も同様に上述のシステムの一般的パターン に従う周辺制御装置（データリンクプロセッサ）を用い、その周辺制御装置は周 辺従属回路と協力しで働く共通制御回路または共通フロントエンドを用い、その 周辺従属回路は１またはそれ以上の磁気テープ周辺ユニットに接続されたテープ 制御ユニット（丁ＣＵ）のよう、な特定のタイプの周辺端末ユニットを取扱うよ うに特定的に適合されている。

関連する発明との相互参照 この開亦は以下の特許出願と関連Ｊる。

発明ＩＪ　、　Ｖ、　５ｈｅｔｈによる１９８２年１１月１６日に出願された米 国特許出願第４４２，１５９号の“データ転送をモニタするためのブロックカウ ンタシステム″発明者Ｇ、　ｌ−１ｏｔｃ１１ｋｉｎ　、　Ｊ　、　Ｖ、　５ｈ ｅｔｈ、およびＩ）、Ｊ。

Ｍ　０ｒｔｅｎＳｅｎ達による１９８２年１２月７日に出願された米国特許出願 第４４７，３８９号の″データ転送動作を調節するためのシステム′°。

発明者Ｊ、　Ｖ、　５ｈｅｔｈと１）　、　、Ｊ　、　ｌｙｌ　０ｒｔｅｎＳｅ ｌ’ｌ達による１９８３年１月１１日に出願された米国特許出願第４５７゜１７ ８号の゛′バーストモードデータブロック転送システム゛発明者Ｊ、　Ｖ、　５ ｈｅｔｈによる１９８３年３月３０日に出願された米国特許出願第４８０，５１ ７号のパ周辺制御装置のための自動読出システム°°。

発明の概要 本発明はデータ転送ネットワークに関し、データリンクプロセッサとして知られ る周辺制御装置が磁気テープユニット（またはテープ制御ユニット）のような周 辺装置と土ホストコンビコータシステムとの間のデータ転送動作を管理して制御 するために用いられ、データは２５６ワードのブロックのような大きなブロック で迅速に転送される。

そのデータリンクプロセッサは、周辺装置とホストシステムの間で転送されてい るデータの一時的なストレージのためにＲＡＭバッファメモリ手段を備えている 。この場合、ＲＡＭバッファは少なくとも６ブロツクまたは６ユニツ１〜のデー タを保持することがてぎ、その各々は２５６ワードからなっていて、各ワードは １６ピツトである。

（ａ）データがしばしば周辺ユニツ１〜または主ボス１〜］ンピコータのいずれ かからＲＡＭバッファメモリ手段へパシフ１ヘイン″され、（ｂ　）ＲＡＭバッ ファメモリ内のデータがたとえば磁気テープユニット周辺装置または主ホストコ ンピュータへ゛シフトアウト″されるそれらの活動を制御して容易に行なうため に、周辺制御装置とシステムは、任意の一定期間において存在するデータの量に 関するＲＡＭバッファメモリ手段の状態を知らせるデータを持つことが必要であ る。

そこで、ホスト装置と周辺装置の間のデータ転送動作を調節するシステムが開示 され、そのシステムによって、周辺制御装置は、ＲＡＭバッファのデータ状態に 適したデータ転送のルーチンを選択するために、ＲＡＭバッファ内にストアされ たデータのブロックを感知する。周辺制御装置はブロックカウンタモニタリング システムを利用し、それはＲＡＭバッファメモリ手段内のデータの゛数値ブロッ ク４テータス″を周辺制御１１装買と主車ス１〜システムへ知らゼる。

特に、本発明は共通フ［ｌントエンド（共通制御）回路が周辺従属回路内のアド レスレジスタにマイクロコード命令を与えるルーチンを用いるシステムを開示し 、そのアドレスレジスタは、データの挿入またはデータの引出のために、ＲＡＭ バッファメモリ内の記憶場所をアクセスづ−る。２つのアドレスレジスタが存在 し、１つは周辺ユニットか１うまたはそこへとられるデータのアドレスのためで ′あり、もう１つは主ホストコンビコータからまたはそこへ向けられるべきデー タのアドレスのためである。

さらに、周辺制御装置内の自動読出ｄ３よび書込の制御回路はデータのブロック のだめの迅速かつ自動的データ転）Ｘ動作を可能にし、データは磁気テープ周辺 装置から°゛読（ｔビ′まｌ〔はそこへ゛書込″することかで゛さ、ＲＡＭバッ フン・メモリは同時に一時的なス１ヘレージのためのデータを受取るとともにホ ストシステムまたは周辺ユニツ１〜への転送のためのデータを出力することがで きる。

図面の簡単な説明 第１図はホストコンピュータと磁気テープ周辺端末装置の間にお（プるデータ転 送動作に関連した要素からなる全体的システム図である。

第２図は共通フロントエンドとも呼ばれる周辺制御装置の共通制御回路のブロッ ク図である。

第３図、第３Ａ図、および第３Ｂ図は周辺制御装置の周辺従属回路の第１の回路 カードのブロック図である。

第４図は周辺制御装置の周辺従属回路の第２の回路カードのブロック図である。

第５Ａ図はテープ制御ユニットから周辺制御装置へのデータ転送を同期させるた めの回路の回路図である。

第５Ｂ図は磁気テープユニットから周辺制御装置へデータを転送するだめの自動 読出動作の制御のために用いられるロジック回路である。

第５Ｃ図は自動読出ロジック回路の動作を説明する図である。

第Ｑ猶は自動読出回路のためのラッチングロジックの回路図である。

第７図は第５Ａ図のラッチ能動化機能の動作を説明する図である。

第８図は自動読出とラッチングの回路の利用を示すタイミング図である。

第９図は周辺制御装置のバッファメモリから磁気テープ周辺ユットヘデータを転 送する自動書込ロジックを説明する図である。

全体的システム動作 動作を開始するために、第１図のホス１ヘシステム１０はＩ１０ディスクリブタ とディスクリブブリンクワードを周辺制御装置くデータリンクブロセツ＋ｊ２０ ｔ　）へ送る。用＝”ＤＬｐ”°はデータリンクプロセッサ（周辺制御装置２０ ｏ）を表わすように用いられる。、Ｉ１０ディスクリブタは実行されるべき動作 を指定する。ディスクリブタリンクは経路選択情報を含むとどもに実行されるべ きタスクを識別する。したがって、後で報告が主ホストシステム１０へ送り返さ れたとき、主ホストシステムはどのようなタスクに関連したかを認識することが できる。Ｉ　／　Ｏディスクリブタリンクの受取の後に、データリンクプロセッ サ（ＤＬＰ）は以下のメツセージレベルインターフェイスステイトの１つに移る 。

（ａ　）結果ディスクリブタ：　このステー１〜変化は、データリンクプロセッ サ２０℃がホストコンビコータ１０から分離されることなく即座に結果ディスク リブタを戻すことを示寸。たとえば、この変化はＤＬＰｈ（Ｉ１０ディスクリブ タにおいてエラーを検知したときに用いられる。

（ｂ　）Ｄ　ｌ５ＣＯＮＮＥＣＴ　：　このステート変化は、磁気テープデータ リンクプロセッサ（ＭＴ−ＤＬＰ）として示された周辺制御装置２０ｔ　がこの ときこれ以上動作を受入れることができないことを示し、さらにＩ１０ディスク リブタとディスクリブタリンクがエラーなしに受取られたことを示す。このステ ートはデータ転送または結果ディスクリブタ転送が起こり得ることをも示す。

（Ｃ）ＩＤＬＥ：　このステート変化は、Ｄ　Ｌ　Ｐ　２０七が即座にもう１つ のリーカルＩ１０動作を受入れることができることを示し、さらにＩ１０ディス クリブタとディスクリブタリンクがエラーなしに受取られたことを示す。

動作が完了したとき、Ｄ　Ｌ　Ｐ　２０．　は動作のステータスを示す結果ディ スクリブタを主ホストシステム内へ戻す。

もしＤＬＰがＩ１０ディスクリブタまたはディスクリブタリンクにバリディエラ ーを検知すれば、また′ｌまＤＬＰがその受取ったＩ１０ディスクリブタを認識 することができないならば、ＤＩＲは動作の実行を進めることができない。

この場合、Ｄ　Ｌ　Ｐは１ワードの結果ディスクリブタをホス１−に戻ず。他の 寸べての場合、ＤＬＰは２ワードの結果ディスクリブタを戻づ−６ −ｆ−タリンクブし］ゼツサ２０では、接続され−Ｃいる各磁気テーフ゛ユニツ １へのための１つのＩ１０ディスクリブタを行列化する（ｑｕｅｕｉｎｇ　）こ とができる多重ディスクリブタデータリンクプロセッサである。行列化されない いくつかのディスクリブタ（テスト７、／キャンセル：テスト／分Ｍ：およびテ スト／ＩＤ）が存在づるが、それらは任意のときにＤＩＲに受入れられ得る。テ スト／キ１？ンセルおよびブスト７／分前のＯＰ〈動作）はその周辺ユニットに 制御される持ち行列内の単一の磁気テープユニットに対して発せられ、その特定 の磁気テープユニットのためのＩ／′０テイスクリブタが既にＤＬＰ内に存在す ることが必要である。もしＩ１０ディスクリブタが受取られてかつこの規則が侵 されれば、ＤＬＰは即座に結果ディスクリブタをホストへ戻す。この結果ディス クリブタは、″ディスクリブタエラー″と゛誤ったステート″を示す。

参照された特許において前述されているように、ＭＤ−ＤＬＰは、ポストからパ 分離′″されたときに以下のステータスステート（ＳＴＣ）変化を活用づる。

５ＴＣ＝３から５ＴＣ−１へ Ｉ　Ｄ　Ｌ　ＥからＤＩＳＣＯＮＮＥＣＴへＤ　Ｌ、　Ｐが行列化されたＯＰを 処理しようとしていることを示づ。

５ＴＣ−１から５ＴＣ−３へ Ｄ　Ｉ　Ｓ　ＣＯＮ　Ｎ　Ｆ　Ｃ丁カラＩ　Ｄ　ｌ−Ｅ　ヘＤＬＰが新しいＩ１ ０ディスクリブタを受入れるように準備されている口とを示す。

Ｓ　Ｔ　Ｃ＝−３から５ＴＣ−５へ Ｉ　Ｄ　Ｉ　Ｅから Ｓ　Ｆ　Ｎ　Ｄ　Ｄ　Ｅ　Ｓ　ＣＲＩ　Ｐ　Ｔ　ＯＲ１，、Ｉ　Ｎ　ＫへＤ　Ｌ 　ＰがＯＰを実行していることと、Ｄ　ｌ−Ｐがホス］〜コンビＺｌ−夕へのア クセスを必要としていることを示寸。

５ＴＣ＝１から５ＴＣ−５へ ＤＩＳＣＯＮＮＦＣＴから ５ＥＮＤ　ＤＥＳＣＲＩＰＴＯＲ１，−、ＩＮＫへＤＬＰがＯＰを実行しており かっＤＬＰがホストコンピュータへのアクセスを必要としていることを示す。

ＤＬＰステータスステートは５ＴＣ＝ｎのような手短な表示法で表わすことがで きる。

Ｉ’１０動作の完了によって、データリンクプロセッサは結果ディスクリブタを 形成してホストシステムへ送る。このディスクリブタは、テープ制御ユニット５ ｏえ。にょってＤＬＰへ結果ステータスヮードで送られた情報を○むとともに、 ＤＬＰ内で発生された情報をも含む。その結果ディスクリブタは請求められた動 作を実行する試みの結果を述Ｄ　Ｌ　Ｐ　２０ｔ　とホストシステム１ｏの間の すべての通信は、先に参照された特許において述べられたような標準ＤＬＰス・ データスステートによって制御される。これらのステータスステートは、情報が 順序だった方法で転送されることを可能にする。ボス１〜］ンビユータ１０がＤ 　Ｌ　Ｐ　２０゜に接続されるとき、ＤＬＰは２つの異なったステートて・ある （ａ）新しいディスクリブタを受取るためにレディ。

または（ｂ）ビジーのうちの１つであり得る。８ＴＣ＝３（ＩＤＬＥ）ｋ：あル トき、Ｄ］−Ｐは新しいＩ１０ディスクリブタを受入れることができる。５ＴＣ ＝１　＜ＤＩＳＣＯＮＮＥＣＴ）　または５ＴＣ＝５　（ＳＥＮＤ　ＤＥＳＣＲ ＩＰＴＯＲＬＩＮＫ）にあるとき、ＤＬＰは先に転送された動作を実行していて ビジーである。

ＤＬＰがＩ１０ディスクリブタと即座のアテンションを必要としないディスクリ ブタリンクとを受取るとき、ＤＬＰはディスクリブタをそのディスクリブタ待ち 行列内ヘスドアする。次に、ＤＬＰはホストシステムからもう１つのＩ１０ディ スクリブタを受取ることができる。

１またはそれ以上の行列化されたＩ１０ディスクリブタを発した後におストシス テムがＤＩＰ２０ｔ　から゛′分離″するとき、Ｄ　Ｌ　Ｐはそのディスクリブ タ待ち行列のサーチを始める。このサーチは、Ｄ　Ｌ　Ｐアテンションを必要と しているＩ１０ディスクリブタをＤＬＰが児っりるまで、またはポストがさらに Ｉ１０ディスクリブタを送るために゛再接続″するまで続（。もしＤＬＰがアテ ンションを必要としているＩ１０ディスクリブタを発見し、そのディスクリブタ がユニット使用可能ＯＰのためのテスト／待機を指定せずかつユニット使用不能 ＯＰのためのテスト／待機をも指定していなければ、ＤＬＰはホストがまだ゛分 離パされていることを確める。もしこれらの条件が適合すれば、ＤＬＰは５ＴＣ ＝１　（ＤＩＳＣＯＮＮＥＣＴ）に移ってディスクリブタの実行を開始する。１ 度ＤＩＰがＳ　Ｔ　Ｃ１になれば、開始された動作が完了して結果ディスクリブ タがホストへ返されるまで、それ以上Ｉ１０ディスクリブタがホストから受入れ られない。

Ｄ　Ｌ　Ｐは順繰りにそのディスクリブタ待ち行列をサーチする。サーチのため の順番は、１またはそれ以上の新しいＩ１０ディスクリブタの受取りによって乱 されないし、動作の実行によっても乱されない。これはすべての行列化されたエ ントリがＤＬＰ活動に関わらず順番にとられ、かつすべてのユニットが等しい優 先権を有することを意味する。

クリアされるとき、ＤＬＰは周辺装置について進行中のづべての動作を停止し、 行列化されたすべてのＩ１０ディスクリブタを無効にし、そしてステータスＳ王 Ｃ＝３＜ＩＤＬＥ）へ戻る。

Ｄ　Ｌ　Ｐデータバッファとデータ転送りＬＰのデータバッファ２２（第１図〉 は、゛′周期的゛′な様式で用いられる６ブロツクのデータのためのストレージ を提供する。６ブロツクの各々は最大で５１２バイトのデータを保持する。デー タはバッファ２２を介して一時に１ノロツクが小ストシステムへまたはそこから 転送され、水平パリティワード（Ｌ　Ｐ　Ｗ　）がそれに続（。データは特定の 動作のための最後のブロックのデータを除（プば常に充満ブロック（５１２バイ ト）で転送される。この最後のブロックは、特定の動作によって必要とされ得る ように、５１２バイト以下でもよい。

第３図に見られるように、ロジック回路（後述される）は、任意の与えられた瞬 間においてバッファ２２内に存在するデータの多数のブロックをレジスタするブ ［１ツクカウンタ３４．へ情報を供給するために用いられる。充満バッファ、ま たは空白バッファ、またはｎ″数のブロックのような成る状態が起これば、カウ ンタ３４ｏはフリップフロップ３４ｅをトリ力するようにセットでき、そのフリ ップフロップはくホス１〜との再接続の後に）ホスト１０ヘデータを転送するか またはバッファ２２（第１図と第２図参照）へ転送するために小スト１０からデ ータを１ｑるかのいずれかに必要なルーチンを開始するように共通制御回路ユニ ット１０ｃ　（第２図）へ信号で知らせ：またはユニット１０ｃはデータの受取 りまたはデータの伝送のために（テープ制御ユニット５０亡ｃのような）周辺装 置へＤ　Ｉ−Ｐ　２０を接続するように手配することができる。

書込動作の間、ブ［１ツクカウンタ３０．（第３図）はホスｌ−システム１０か ら受取られたデータのフロックの数をカウントする。ＤＩＲが６つのバッファを 受取れば、データリンクプロセ・７書大はホストシステムから゛分離′”し：ま たはホストシステムからの゛終了′コマンドの受取りにＪ、って分離する（終了 はその全１１０動作のための書込７’　−夕の′終わりパを示寸）。ホストから 分離した後に、データリンクプロセッサは周辺テープ制御ユニット（ＴＣＵ５０ ｔ、）へ接続する。データリンクプロセッサとテープサブシステムの間に適切な 接続が確立されれば、データリンクプロセッサはロジックを活動化させて、デー タ転送において用いるためのＤＬＰ　ＲＡＭバッファ２２への直接のアクセスを テープ制御ユニット５０ｔＣにＨ’＋−ｆ。

Ｆ−タリンクプ１］セッサがデータの１つのブロックをテープ制御ユニットへ伝 送した後に、データリンクブロセツυはくホスト１０が動作を゛終了″シていな い限り）パボールリクエストパによってホストシステムへの゛再接続”。

を試みる。この再接続が確立されれば、ホストはデータリンクプロセッサへさら にデータを転送する。この転送は、６ブロツクのＲＡＭバツノアメモリ２２が再 び充ｔａするまで（７−１制御］ニツトへ転送されているプロセスにあるバッフ ァはこの手続の間充満していると考えられる）、またはホスト１０が″゛終了″ コマンドを送るまで続く。データリンクプロセッサ２０乙とテープ制御ユニット ５０□。の間のデータ転送動作は、小スト１０とＤＬＰ２０．の間で（バッファ ２２を介して）起こる小ストデータ転送と同時に続く。

もし、たとえばデータの３ブロツクをＤＬＰがテープ制御ユニット５０ｔｃに伝 送する前にデータリンクプロセッサが成功裏にホストと再接続しなければ、デー タリンクプ［Ｊセッサはデータリンクインターフェイス２０．（第１図）十に゛ 緊急リクエスト″をセットする。もしテープ制御ユニットへの伝送のために残っ ているデータのただ１つのブロックをＤ　Ｌ　Ｐ、が持つ前にパ緊急リクエスト °′が成功裏にサービスされな（プれば、データリンクプロセッサはフリ・ノブ フロップ３４．から回路１０ｃへの信号によって゛ブロックエラー″状態をセッ トする。これは結果ディスクリブタ内の゛ホス１〜アクセスエラー″としてホス １ヘシステム・＼報告される。。

任意の与えられたＩ１０１００ためのデータの最後のブクブロセツザは、まずテ ープ制御ユニット５０ｔｃへの接続を試みる。成功裏に接続が確立されれば、デ ータリンクプロセッサはロジックを開始してテープサブシステム力１らデータを 受入れることを始める。データリンクプロセッサがデータの２つのブロックを受 取れば（または全長が２つのブロックより少ない場合の動作からＤＬＰがすべて の７’　−夕を受取れば）、データリンクプロセッサは″゛ポールリクエスト′ °用いてホストへの接続を試みる。データリンクプロセッサはこのホスト接続を 行ないつつ同時にテープデータの受入を続ける。

もしデータの４つのブロックがＤＬＰ　ＲＡＭバッファ２２内に現われる前にホ ストが“ポールリクエスト″に応答しなければ、データリンクプロセッサはデー タリンクインターフェイス２０、上に゛緊急リクエスト″゛をセットする。もし ６つのＲＡＭバッファのすべてが満される前にホストシステムへの接続が果たさ れないならば、データリンクプロセッサは結果ディスクリブタ内にパホストアク セスエラー′″をセットする。

ホストシステムが゛′緊急リすエストパに応答すれば、データリンクプロセッサ ２０ｔ　はホストシステム１０ヘデータを送り始め（そのデータは周辺磁気テー ブユニツ１へから来たもの）、同時にテープ制御ユニツ１〜５０ｔｃからデータ の受取を続ける。ホスト１０〈第１図）がデータの１つのブロックを受取った後 に、データリンクプロセッサはデータの２つの充満ブロックがポストへ転送され るために残っているかどうかをチェックする。もしそうであれば、Ｄ　Ｌ−タハ ッファの伝送が続いて起こる。もしＲＡＭバッファ２２内にデータの２つ以上の 充満ゾ０ツクが存在ηれば（または、もし゛′ブレーク能動化″が拒絶されれば ）、データリンクプロセッサはホストから分離して、データの２つの充満ブロッ クが現われるのを待つ。もし゛フレーク能動化°′が拒絶されれば、データリン クプロセッサは分離の直後にもう１つの゛ポールリクエスト′″を始める。

データリンクプロセッサがデータ転送を完了したとさ、テープ制御ユニツｌ−５ ０ｔｏは結果フェースに入り、結果ステータスの２つのワードをデータリンクプ ［］セッυ２０ｊへ送る。そして、ＤＩＲは、Ｄ　Ｌ　Ｐが次にホス１へへ送る 結果ディスクリブタ内へ、この情報と任意の内部結果フラグを合同させる。

好ましい実施例の説明 第１図を参照して全体的なシステム図か示され”Ｃおり、ホストコンピュータ１ ０はＩ１０サブシステムを介して周辺ユニットへ接続されており、ここでそれは 図解の目的のためにテープ制御ユニット５　ｏｔｃとして示されている。このテ ープ制御ユニット（ＴＣｔＪ）は複数の磁気テープユニット（ＭＴＵ）周辺装置 への接続を管理するために用いられる。参照して含まれた上記の引用された特許 における先の記述のように、Ｉ１０ザブシステムはベースモジュールで構成する ことができ、それは、ディストリピコ−ジョン制御回路２０ｏｃｔのような他の 接続とディストリピコ−ジョン回路およびデータリンクインターフェイス２０． に加えて、１またはそれ以上の種々のタイプの周辺制御Ｉｌｓ置を支持する。周 辺制御装置２０ｔは共通フロントエンド回路１０ｃと周辺従属回路から４Ｔるモ ジュラ形態で示されており、この場合、その周辺従属回路は８０　と８０．えで 指定されＰま た２つの周辺従属ボードからなるように示されている。このネットワーク状態に おいて、しばしば主ホス１−コンピュータからデータがテープへの記録のための 磁気デーブユニッ１へのＪ：うな周辺ユニットへ転送されることが必要である。

これは５０１：Ｃのような周辺テープ制御ユニツ１〜’Ｔ−ＣＵを介して行なわ れる。同様に、しばしば磁気デーブユニツ１〜からのデータがホストコンビコー タによって続出されるためにテープ制御ユニットへ通される。すなわち、データ はネットワークの活動における種々の時に両方向に転送される。

キーモニタリングと制御のユニットはデータリンクプロセッサ２０ｔであって、 それはホストコンピュータの特定のコマンドによって開始されるときにめられる 方向におけるめられるデータの転送のために手配する。

ＲＡＭバッファ２２（第１図、第２図）は周辺装置と主ホストコンピュータの間 で転送されているデータの一時的なストレージのために用いられる。好ましい実 施例において、このＲＡＭバッファは少なくともデータの６つの゛′ブロック″ をストアする能力を有しており、その各ブロックは２５６ワードからなっている 。

磁気テープデータリンクプロセッサ（ＭＴ−ＤＬＰ）は３つの標準９６チツプ多 重層プリント回路板からなっており、それはベースモジコールの背面内の隣接す るスロワ１〜内へ差し込まれる（第１図）。このシステムのためのベースモジュ ールは米国特許第４，３２２，７９２号および先に参篇された特許において述べ られている。

共通フ１コントエンドカード１０ｏ　（第１図、第２図〉は、（ａ）マスタ制御 ロジックと、 （ｂ　）ＩＫＸｌ　７ビツトＲＡＭワードと、（Ｃ）ＤＬＰの動作を順序付けて 制御する１ＫＸ４９ビツトのマイクロコードＰＲＯＭワードと、（ｄ　）　ベー スモジュール内のディス１〜リビユージヨンカード２０．、からとメインテナン スカードからのインター７エイスレシーバを含む。

共通フロントエンドカード１０ｃに加えて、２つのＰＤＢまたは周辺従属ボード が存在する。これらはＰＤＢ／１およびＰＤＢ／２と名付けられており一第３図 と第４図に示されている。これらのＰＤＢは磁気テープサブシステムへのインタ ーフェイスを備え、制御信号を与える。

ＰＤＢ／１カードは、 （ａ）システムと周辺のＲＡＭアドレスレジスタと、（ｂ）バイナリＢＣＤアド レスデコードＰＲＯＭと、（Ｃ）ＯＰデコードＰＲＯＭと、 （ｄ）Ｎ通りマイクロコートブランチロジックと、（ｅ　）バーストカウンタと 、 （「）ブロックカウンタと、 （ｑ）ホストアクセスエラーロジックと、（ｈ）演算ロジックユニット（ＡＬＵ ）とを含む。

Ｐ　Ｄ’　Ｂ　／　２と名付けられた第２の周辺従属ボードカードは、 （ａ）自動読出ロジックと、 （ｂ）自動書込ロジックと、 （Ｃ）入力（読出）と出力（書込）のラッチと、（ｄ）共通フロントエンドＲＡ Ｍ２２の１ＫＸ１７ビツトのＲＡＭバッファ拡張部と、 （ｅ）テープ制御ユニツｌ〜５０ｔＣのためのクロックロジックと、 （ｆ）テープ制御ユニット５０．ｏのためのインターフェイスロジックとを含む 。

先に参照された特許において議論されているように、周辺制御装置（データリン クプロセッサ）内の各カードは゛′前面″コネクタを有しており、それを介して 前面ケーブルがこれらのカードを相互接続することができる。それらのカードは 背面コネクタでｌ＼−スモジュール内へ接続するスライドインカードである。Ｄ 　Ｌ　Ｐの３つのすべてのカードの上２つの前面コネクタは、５０ピン前而ジヤ ンパケーブルである３」ネクタによって相互接続される。共通フロントエンドは コネクタとグープルを介して第１のボートド）ＤＢ／１へ接続され、ホードＰＤ Ｂ／１はもう１つのコネクタとケーブルを介して第２のボードＩ−’　Ｄ　Ｂ　 ／　２へ接続される。これは５０ピン前面ジトンパケーブルの２コネクタによっ て行なわれる。第２のボートＰＤＢ／２上のコネクタから５０本導電体のケーブ ルが出てａ５す、それはインターフチイスパネルボード内へ差し込まれるインタ ーフェイスカードへ接続される。デープサブシステム−ｒ　ＣＵ　５０ｔｃへの 接続はこのインターフェイスパネルボードから行なわ第２図において共通フロン トエンドカードの基本ブロック図が見られ、それは発明者Ｋ　ｅｎｎｅｔｈ　Ｗ 　、　Ｂ　ａｕｎによる゛コンピュータに接続された周辺制御＠置のための共通 フロント制御″という題名の米国特許第４，３２２，７９２号において先に述べ られている。第２図において１０ｏで示されている共通フロントエンドカードの 最も重要な部分は、１ＫＸ５２ビツトワー１〜メモリであるＰ　？　ＯＭ　１３ である。５２ビツトのうち４９のみ（奇数パリティヒラ１〜を含む）が用いられ る。最後の３つのヒツトは用いられないか、またはパリティのためにチェックさ れる。

ＰＲＯＭ１３は１×４ピツ１〜チツプの′１３のＰ　ＲＯＭチップからなってお り、それらは１×５２ビツトのＰ　ＲＯＭを形成するために並列に接続されてい る。これらの１つＲＯＭ１３の内容はマイクロコードと呼ばれ、それはＤＬＦ） 機能のずへてを制御する。△０−△９で示されたマイクロコードアドレスライン はすべての１３のＪツブへ並列に接続される。８メカヘルツのクロック（ＰＲＯ ＭＣＬＫ／）はＰＲＯＭ１３からの次の５２ヒツトマイクロ■］−ドノード出力 をマイクロコートレジスタ１４内へラッチづる。

共通フロントエンドカート１０．はマイクロコードＰＲＯＭのためのアドレスを 発生するロジックを含む１．また、このロジック内のいくつかの条イ′１がさら に周辺従属ボー１・上に発生される。ＣＦＥｌｏｃは３つのパイナリ力つシタチ ップからなるスタックレジスタ１１を有しでいる。このレジスタは現在のＰＲＯ Ｍアドレスの値またはスタックされたブランチ動作のためのりブルーチンリター ンアドレスの値を含む。

１７個のＩＫ×１ビットＲＡＭチップは共通フロントエンドカード１０．上にラ ンタムアクセスバラフン・メモリ２２を形成するために並列に接続される。この ＲＡＭ２２はＩＫＸ１７ビツトからなっている。書込能動化、チップ選択、およ び１０ＲΔＭアドレスラインは第１のＰＤＢカード８０．、（第１図）上に発生 され、これらのアドレスラインはＣＦＥＩＯｃｌのずノ＼てのＲＡ’Ｍチップへ 並列に通される。

付加的な１ＫＸ１７ビツトのＲＡ　Ｍバッフｊ・メモリ２２２がＰＤＢ／２カー ド８０．上に与えられている〈第１図）。したがって、ＲＡＭバッファメモリは ２にワード深さである。ＲＡＭ２２へ供給する同じ書込能動化、チップ選択。

およびＲＡＭアドレスラインは第２のボードＰ　Ｄ　Ｂ　／　２上のＲＡＭ２２ ２へも供給する。゛低″信号チップ選択はＲＡＭ２２を選択するために用いられ る。高“°チップ選択信号はＰＤＢ／２十の拡張されたバッファＲＡ　Ｍ　２２ ２を選択する。ＲＡ　Ｍバッファメモリへのすべてのデータ入力とデータ出力は 、周辺従属ボードＰＤＢ／１とＰＤＢ／２によって発生され、消滅され、そして 制御される。

共通フロン１〜エンド１０．は、ポスト側のＤＬＰインターフェイスの１ｃめの 多くのロジックをも含んでいる。ディストリビューションカード２０゜工と経路 選択モジュールへの″″インターフエイス″データリンクインターフェイス（Ｄ ＬＩ）と呼ばれ、第１図で２０、として示されている。

共通フロントエンド１０ｏはＤＬＩ上の制御ラインのためのドライバとレシーバ を含んでいる。共通フロントエンドカードは両方向ＤＬＩデータバス（ＤΔＴ八 Ｘへ／　０　）のためのレシーバをｔも含んでいる。゛この特定のバスのための ドライバと方向制御は、第１のＰＤＢカードＰＤＢ／１上に配置されている。

共通フロントエンドカードはレシーバを含み、ざらにペースモジュール内のメイ ンテナンスカードへの接続を能動化づる制御ロジックを含み、それはデータリン クプ［］セセラのた゛めのテスト診断を管理する。ＣＦＥＩＯｃは１７ビツ［へ の両方向データシミュレーションバス（Ｄ、Ｓ　Ｉ　’Ｍ　ＸＸ、１０）のため のレシーバをも含む。このバスは、゛メインテナンスカード°′において用いら れるとき、データシミコレ−ジョンとマイクロコードＰＲＯＭアドレスオーバラ イド（ｏｖｅｒｒｉｄｅ　：無視）の両方を与える。このバスのだめのドライバ はＰＣＢ／１カード上に配置される。ＣＦＥＩＯ。

はＤ　Ｌ　Ｂ診断ルーチンにおいて用いられるいくらかのメインテナンスディス プレイロジックをも含む。

メインテナンスインターフェイスライン（ＳＷ８．１／。

０）は、マイクロコードＦＲＯＭアドレスを無視するために用いられる。ＤＬＰ がメインテナンスカードに接続されておりかつこのラインが゛低°°であるとき 、ＤＳＩＭｘｘ１０ラインはマイクロコードアドレスを与える。これはマイクロ コードの内容の確認を許し、また特別のマイクロコードワードが診断の間にＤＩ Ｐ動作を管理するために用いられることを許す。

凪ｊｌＪＬ風ｆｌｉＬ 周辺従属ボードＰＤＢ／１．ＰＤＢ／２の基本的機能は、テープ制御ユニット５ ０ｔＣ（第１図）によって制御される周辺テープサブシステムへのインターフェ イスを提供することである。第３図はＰＤＢ／１と名付けられた第１のＰＤＢカ ードの機能ブロック図である。第３図は第１のＰＤＢカードを示しており、それ はＤＬＰ　ＲＡＭ２２（第２図）と２２２　（第４図）のためのアドレシングラ イン、データ経路ライン、　Ｊ５よびデータ経路制御を含み、ざらに水平と垂直 のパリティ発生とヂ］−ツキングのロジックに加えてＩ）　Ｌ　Ｐのための演紳 ロジックユニツｌ〜３２゜（ＡＩ−（Ｊ）を含Ｉノ、さらにンイクロニ」−ドブ ランチングと制御デニ１−ドのロジック、周辺データブロック力ウシティングお よびバイナリＢＣＤロンバータを含む。

２つの１２ビツトアドレスレジスタ門　とＳａ　はＲＡ　Ｍアドレスをス１〜７ するために用いられる。システムアドレスレジスタ（ＳｃＬ）はＭ−■−Ｄ［− Ｐかホスｒ−１０と通信づるときに用いられ、周辺アドレスレジスタ（１つヶ） はｉ−タリンクブ［１セツリ−かテープ制御ユニツｌ−Ｔ　ＣＵ　５０ｔＣと通 信リ−るときに用いられる。ＲＡＭ（２２または２２２）をアドレスづるために １０ピッ１−が必要である。ピッｌ一番号９は［＜ΔＭチップ選択である。この ヒラ［・が低のとき、共通フロントエンドカート１０ｃ上のＲＡＭはアドレスさ れる（　ＲＡ　Ｍ　２２　＞。チップ選択ラインが゛′高°′のとき、第２のＰ ＤＢカードＰＤＢ／２上のＲＡＭ２２□がアドレスされる。アドレスレジスタの ピッ１〜１０は機能制御を与え。、、ｍ４ら（７）ヮユいよ、６も、。、ツユ辷 名付、（られたコンスタントレジスタを介して共通フロントエンド２めに（１０ Ｃからの）ＣＦＥマイクロ］−ドによってロートされ得る。９ピツ］〜のマイク ロコードは△Ｌ　Ｕ　３２を制御するために用いられる。

△Ｌ　Ｕ　３２は４×１マルヂプレクサ３２ｙ　（ＭＵＸ）から入力データを受 取る。同じマルチプレクサ３２゜は、第３図のＲＡＭ−ＤＡＴＡで示されたライ ン十のＩ）１．ＰＲＡＭバッフ１２２へのデータ入力５２をも形成する。

第３図のＰＤＢ／１カード上のデータ軽路は２つのラッチ３３．と３３ｂからな っている。第３図のへラッチ３３４はＲＡＭバッファ２２の出力ｆ−夕を受取る 。１３ラツチ３３ｂ　は、△ラッヂ、共通フロントエンドＤＩ　ｌレシーバ。

または共通フＬ］ント］ンドＤＳＩＭハスレシーバのいずれかからデータを受取 る。Ｂランチは第３図のライン３８上のこれらの入力を受取る。Ｂランチ出力は ４×１フルチブレクサ３２ｘへ供給され、次にＡＬＵ３２工またはＲＡＭバッフ ァ２２へ供給され、あるいはＤＬＩデータバス（ＤＡ　Ｔ　Ａ　ＸＸ／　Ｏ）ま たはＭＩデデーシミューションバス（ＤＳＩＭｘｘｌｏ）へ供給される。これら の最後の２つのインターフェイスのためのドライバは、ＰＤＢ／１と名付けられ た第１のＰＤＢカード上に配置される。

第３図のブロックカウンタ３４は、ホストシステムとテープサブシステム５ｏｔ ｃについての転送または受入のために利用し得るデータブロックの番号の１〜ラ ツクを維持する。

バースｌ−モード Ｍ　Ｔ−Ｄ　Ｌ　Ｐはバースト七−ドデータ転送モードを利用する能力を有して おり、データは秒あたり６４メ刀ヒ゛ツトの最大Ｄ　Ｌ　Ｉ速度でホストシステ ムへ転送され得る（ボストシステムの速度能力に依存する）。バーストモー１− にあるとき、８ビットバーストカウンタ３６．はバースト転送サイクルにおいて ホストとデータリンクプロセッリー間で転送されるために残っているワードの数 のカウントを維持でる。

バイナリアドレスデコードロジックを用いるパイブリツウＢＣＤ（バイブ−りか らＢＣＤ）コンバータと名付けられたコンバータ３２Ｆ　は、ホストシステムか らのパイナリアータを周辺テープサブシステムの使用のためのバイナリコード化 された１０進（ＢＣＤ）データへ変換する。

第４図はＰ　Ｄ　Ｂ　／”’　２と名付けられた第２の周辺従属ボードのブロッ ク図を示す。このカードは（ＣＦＥカード１゜、上に配置された）ＲＡＭメモリ ２２の拡張ＲＡＭ２２□を含む。第２のＰＤＢカード上のＲＡＭメモリ拡張部は ２２２で示仝れており、１ＫＸ１７ビツトのメモリ領域を含んでいる。カードＰ ＤＢ／２上で特に重要なのは、自動読出ロジック５０．　と自動書込ロジック５ ｏ、、ＡＪと名付（プられたロジックである。さらに、第２の周辺従属ボードカ ード２　を含む。周辺装置からのクロック信号（Ｔ　ＣＵクロック）は、テープ 制御ユニットＴＣＵ５０ｔｏに接続するインターフェイス５４（ドライバレシー バ）と周辺サブシステム（ＰＲＩＦ＞のための周辺同期化り日ツク回路５９へ供 給される。このインターフエイス５４はＰ　Ｄ　Ｂ　、／　２カードとテープ制 御ユニットの間の種々の制御信号ラインのためのドライバとレシーバを含む。

Ｐ　Ｄ　Ｂ　／　２１の拡張されたＲＡＭメモリ２２２　（第４図）は１ＫＸ１ ７ビツトのメモリであり、それは共通フロンミルエンドＲＡＭバッファメモリ２ ２と同アドレスラインおよび同じ゛′書込能動化″を用いる。“高′″チップ選 択信号は、前に議論されたように、拡張されたＲ　Ａ　Ｍ　２２２を選択する。

磁気テープデータリンクブ［Ｊセッサに独特なのは、自動書込と内勤続出のロジ ック（５０Ｗ、５０ｒ　）として知られているロジックである。開始されて能動 化された後に、このロジックはテープ制御ユニットへまたはそこからデータを転 送することができ、または独立にＣＦＥｌｏ、がらの任意のもう１つのマイクロ 」−ド制御からのデータを転送することができる。したがって、ＭＴデデーリン クプロセッυはホスト１０とのデータリンクインターフェイス２０、上のデータ を転送することができ、また゛同時に”′発背七デー１制御ユニットとの周辺イ ンターフェイス上のデータを転送する口とができる。

゛書込″動作の間、ブロックカウンタ３４．（第３図）はホストシステム１０か ら受取られたデータのフロックの故をカウントする。ＤＬＰが６つのバッファを 受取るが、またはホス］〜システムからの゛終了′°］マン１〜の受取によって （″終了″はその全１１０動作のための宍込ｆ−夕の終わりを示す）、データリ ンクプロセッサはボス１へシステムから分離する。ホス１−から分離した後に、 データリンクプロセッサ２０ｔ　（第１図）は周辺テープ制御ユニット５う０６ ｏに接続づる。適切な接続がＹ−タリンク１０ゼッυとテープサブシステムの間 に確立されれば、データリンクプロセッサは自動書込ロジックを活動化させる。

これはデータ転送において用いるためのＤＬＰ　ＲＡＭバッファ２２または２２ ２への直接のアクセスをテープ制御ユニットに許づ。

データリンクプロセッサがデータの１つのブロック（２５６ワード）をテープ制 御ユニットへ伝送した後に、データリンクプロセッサはパポールリクエス１へ゛ によってホストシステムへ゛′再接続″覆るように試みる。この再接続が確立さ れれば、ホストはデータリンクプロセッサのハラノア２２へさらにデータを転送 づる。この転送は、ＲＡＭバッファメモリの６つのフロックが再び満されるかく テープ制御ユニットへ転送されるプロセスにあるハラノアはこの手続の間充満し ていると考えられる）、土たはホストかパ終了″コマンドを送るかのいずれかよ −Ｃ続く。ｊ″・−クロックプロセッサとテープ制御ユニツｌ−５０ｔ、の間の データ転送はホストデータ転送と同時に続く。

もしＤＬＩフがデータの３つのブロックをテープ制御ユニットへ転送する前にＭ ］−データリンク７　ｎセラ１Ｊが成功裏に再接続されな（プれば、データリン クプロセッサーはデータリンクインターフｌイス２０．（ＤＬＩ＞上に゛緊急リ フニス１〜をセットづる。もし１つｌ−Ｐがチー７′制御ユニツ１−への伝送の ために残っているデータのただ１つのブロックのみを持つ前に゛緊急リクエスト ″″が成功裏にり−一じスされな【〕れば、デデータリンクプロセラは″ブ０ツ ク十う−゛状態をセラ］へする。これは、結果ディスクリブタ内の゛ボストアク セスエラー″としてホス］〜システムへ報告される。

任意の与えられたＩ　／　Ｏ動作のためのデータの最後の残っているブロックは 、共通フ］］ントエン［〜１０．のマイクロコート制御の下に、直接テープ制御 ユニツｈ　５０ｔｃへ転送される。ここで、自動書込ロジックは最後のデータゾ ［］ツクの転送のためには用いられない。゛読出″動作の間、ＭＴデデーリンク プロセッサは、まずテープ制御コニットに接続するよう試みる。成功裏の接続が 確立されば、データリンクプロセッサは゛自動読出ロジック°″５０．を開始す るとともにテープサブシステムからのデータの受入を始める。データリンクプロ セッサがデータの２つのブロックを受取れば（または全長が２ブロツク以下の場 合の動作からすべてのデータを受取れば）、データリンクプロセッサは゛′ボー ルリクエスト′°を用い−Ｃホストへの接続を試みる。

データリンクプロセッサはテープデータの受入を続け、同時にこのホスト接続を 行なう。

もしデータの４ブ［］ツクがＤ　Ｌ　Ｐ　ＲＡ　Ｍバラフッ・２２内に現われる 前に小ストが゛′ボールリクエスト′に応答しなければ、データリンクプロセッ サはデータリンクインターフェイス（ＤＬＩ＞上に゛緊急リクエスト′”をセッ トする。もし６つのＲＡＭバッファのすべてが渦される前にホス１〜システムへ の接続が確立されな（〕れば、デデータリンクプロセラは結果ディスクリブタ内 にパホストアクセスエホス１〜システムが゛′ポールリクエスト″に応答すれば 、データリンクプロセッサ２０ｊ　はホストシステムへデータを送り始め、同時 に自動読出ロジック５０ｉ−の制御の下にテープ制御ユニット５０ｔｃからのデ ータの受取を続ける。

ポストがデータの１つのブ１］ツクを受取った後に、データリンクプロセッサは データの２つの充満ブロックがホストもしそうであれば、ＤＬＰは゛ブレーク能 動化′”を用いる。

もしブレーク能動化リクエストが認可されれば、ポストへの次のデータバッファ の伝送が続いて起こる。もしＲＡＭバッファ２２内にデータの２つ以下の充満ブ ロックが存在すれば（または゛ブレーク能動化″が拒絶されれば）、データリン クプロセッサはホストから分離して、与えられるべきデータの２つの充満ブロッ クを待つ。もし゛′ブレーク能動化′″が拒絶されれば、データリンクプロセッ サは分離の直後に″ボールリフニス１〜を開始する。

ホストシステムへ転送されるべきデータの２つ以上のブロックが存在する通常の 状況において、ＤＬＰは“バーストカウンタ”３Ｃ）ＣをＯにセットし、データ のブロックをバーストモードでホストへ送る。Ｉ１０動作を完了するために残っ ているデータの２つ以下のブロックが存在するとき、ＤＩＲはＰレジスタとＳレ ジスタを比較することによって残っているデータの実際の長さを割算する。デー タリンクプロセッサはバイ１への残っている数がパ奇数″または“偶数″である かを判断する。もし奇数であれば、最後のバイトはＰＡＤバイトである（　Ｄ　 Ｌ　Ｐによって挿入されたすべてのＯ）。部分的かまたは充満した最後の２つの ブロックは、ワードごとの転送基準のデマンドニードを用いてホストへ送られる 。

データリンクプロセッサがデータ転送を完了したとき、テープ制御ユニットは゛ 結果フェーズ°′に入るとともにデータリンクプロ廿ツザヘ２ワードの結果ステ ータスを送る。

そして、Ｄ　Ｌ、　Ｐはこの情報と任意の内部結果フラグを結果ディスクリブタ 内に合同させ、ＤＬＰ２０ｔは次にそれをホス［・１０へ送る。

第３図を参照し−Ｃ１ブロツクカウンタロジックユニツ１〜３３、は、周辺アド レスレジスタＰλ　とシステムアドレスレジスタＳｔＬ″Ｃ示された２つのアド レスレジスタｈ日ら入力を受取るために用いられる。周辺アドレスレジスタ内　 は、データが周辺テープユニットから回収されるときまたはデータが周辺テープ ユニットへ送られているときに必要とされる７１〜１ノスを取扱う。システムア ドレスレジスタＳえ　は、データがホストシステムからバラフッ・２２へ送られ ているどぎ４す、データがボス１ヘシステムからバッファ２２内へ受取られるど きに用いられる。第３図のこれら２つのアドレスレジスタは、第１図の共通フロ ン１〜工ンド回路１０Ｌからのマイクロ：］−ド信号を介してそれらのアドレス テータを受取ることがわかる。

Ｐ工とＳｃＬからのアドレスデータ出力は、バッファメモリ内のめられる記憶場 所をアドレスするためにＲＡＭバッファ２２へ供給される。さらに、ブロックカ ウンタロジック１ニツ１〜３３Ｃは、読出書込フリップフロップ３３ｆからの読 出／′内込制御信号に加えて、周辺アドレスレジスタからの゛′Ｂキャリイ″と 名付けられた１つの人力を受取るとともにシステムアドレスレジスタからのもう １つの六カバＳキャリイ″を受取る。フリップフロップ３３ｆ　は、周辺制御装 置の共通フロントエンドユニット１０ｃからのマイクロコード信号によって制御 される。ブロックカウンタロジック１ニツ１〜３３．はＳｌとＳ。で示されＩＪ ２つの出力信号を与え、それらはブロックカウンタ３４ｏへ供給され、そこて出 力信号ＳｌとＳ。は上昇するクロック信号の発生する時々に結合されて、ブロッ クカウンタを″シフトアップ″または″シフトタウン″あるいは″ノーシフミル のいずれかにする条件を与える。

データがＲＡ　Ｍバッファ２２へ送られるために磁気テープデータ１〜から取出 されているときに（″読出“′動作）、同時に主ホストコンビュータへの転送の ためにバッファ２２から取出されているデータが存在する場合（この場合ブロッ クカウンタ３４Ｃはシフトダウンする）でない限りブロックカウンタはシフトア ップするという状況をブロックカウンタ３４．は反映するであろう。したがって 、ブロックカウンタの数値ステータスは、どのようなデータがＲＡＭバッファ２ ２から出ていってどのようなデータが入来したかの間の″バランス″を示すであ ろう。

第３図を参照して、もし゛書込″動作が存在づれば、これはデータが磁気テープ ユニット内へ゛書込″されるべきことを判断する。そして、データがＲＡＭバッ ファ２２ｈ１ら磁気テープコニットへ取出されるとき、ブロックカウンタ３４ｃ はシフ］〜ダウンするであろうが、もし主ホストコンピュータからＲＡ　Ｍバッ ファ２２内へさらにデータが転送されれば、ブロックカウンタはシフ］〜アップ するであろう。したがって、３４ｃのピット位置内への１″の配置は、任意の与 えられた期間において取込まれたデータブロックに対して取出されたデータブロ ックの実行バランスを再び与える。

゛′ホストアクセスエラー゛とじて知られる状態は、フリップフロップ３４ｏ　 （第３図）のセツティングを生じる。

（これはブロックカウンタエラーとも呼ばれる）。したがって、読出動作におい て、充ｉＭ　ＲＡ　Ｍバッファ〈データの６つのブロック）はエラー状態を信号 で知らせるであろう。

同様に、書込動作において、データの単一のく１つの）残っているブロックは１ ラー状態をトリガするｒあろう。

゛″読出″′動作の間： （ａ）Ｐキ↑・リイが増大するときに（データが周辺テープからバッファメモリ ２２へ送られている）、ブロックカウンタ３４ｃはパシフトアップ″シてバッフ ァが″ロード″されていることを示す。

（ｂ）Ｓキャリイが増大Ｊるときくバッファメモリからのデータが主ホストシス テムへ転送されている）、ブロックカウンタ３４．は゛′シフトダウン″シて、 バッファメモリが６゛空白″にされていることを示す。

“書込″動作の間： （Ｃ）Ｓキトリイが増大Ｊるとさく主車ス１へシステムからバッファメモリ内へ データが［」−ドされている）、フロックカウンタ３４．はバッファ内のデータ のブロックの数を示すために゛′シフトアップ゛′するであろう。

（ｄ）Ｐキャリイが増大づるとき（バッフｊ・内のデータが周辺テープユニット への転）メのためにアンロードされている）、ブロックカウンタ３４ｏは゛′シ フトダウン″シて、バッファ２２内にどれだけのデータが残されているかを示づ 。

゛′読出パ動作の間、ブロックカウンタ３４．の６番目のピット位置内に′１″ が現われるとき、フリップフロツァ回路３４ｅ　（第３図）はパセッ１−″され 、共通フロントエンド回路１０ｃへ信号を与え、その回路１０ｃは主システムへ ゛アクセスエラーパ状態を知らせるであろう。これは、バッファメモリ２２が゛ 過飽和″にされたことを意味し、その場合に主ホストシステム１０は十分迅速に データを受入れはしない。

゛書込゛′動作の間、バッファメモリ２２はホス１〜システムからデータの６ブ ロツクを受取って、かつ最初のピッ１−位置＜１ＢＬＫＦＵＬ）が゛０パになる とき、これは、バッファメモリが完全にアンロードされ（クリアされて）、ホス トからのデータがさらに必要とされていることを共通フロントエンド回路１０ｃ へ信号で知らせるようにフリップフロップ３４．が゛セット″′されることを示 す。これはホストがＲＡＭバッファ２２へ十分迅速にデータを供給しなかったこ とを示す。

したがって、データリンクプロセッサ２０□　はデータ転送の制御のためのシス テムを提供し、それはＲＡＭバッファメモリ内に存在づ−る輸送中のデータの状 態を感知し、それによって、ＲＡＭバッファ手段内へ入れられつつあるまたはそ こから取出されつつあるデータの同時的な流れが存在するときに、周辺ユニット と主ホストコンピュータの間で転送されるｊ′−夕のブロックをモニタづること が可能て第３図を参照して、磁気テープ周辺制御ＩＩ装置において用いられる周 辺従属カードＰＤＢ／１の主要な要素のブロック図が見られる。

個々のワードデータ転送動作に加えて、システムは繰返される命令ルーチンを必 要とすることなくデータの自動転送を可能にで−るように動く。したがって、共 通制御回路１０、（第１図、第２図）からのマイクロコートは自動読出または自 動書込の能動化信号（ＡＵＲＤＦＮ、ＡＵＷＲＦＮ）のいずれかのために続出／ 書込選択ロジック５０（Ｌ（第３図）をセットすることができる。磁気テープ周 辺装置（テープ制御ユニット５０ｔｃを介して）とバッフ７メモリ２２の間のデ ータ転送のために、自動インクリメン１〜レジスタ５０．は周辺アドレスレジス タ１％　をインクリメントするために用いられる。

サイクルスチールユニット５０．（第３図）は周辺制御装ｆｉｔ　２０［がホス ト１０に接続されておらず他にも使用中でないときを検知するために用いられ、 これらの利用可能なサイクル時が自動読出または自動書込の動作のために与えら れ得る。

第３へ図と第５Ａ図において、Ｔ　ＣＬＪクロック同期化装置５９は、同期化装 置５９へのＴＣｔＪクロック入力として示されたテープ制御ユニット（ＴＣＵ） クロックからの信号を受取る。同期化装置５９はＣＬＫ８／と名付けられた８メ カヘルツのクロック（Ｕ号をも受取る。

Ｔ　ＣｔＪツクック同期化装置５９は“読出゛′動作の間に用いられ、選択され た磁気テープユニットからのデータはテープ制御ユニットＴＣＵ５０□。を介し てデータリンクプロセッサ（周辺制御装置）２０（によって主車スｌ〜システム １０へ送られる。

第４図において、磁気テープから周辺制笹ｆｌ　ｕ　ｉｉ”￥　２０ｔ　のＲＡ Ｍバッファ２２へのデータ転送のタイミングを調節するために、自動読出ロジッ ク５０？　はクロック同期化装置５９から調整とクロッキングの信号を受取る。

これは、クロック同期化装置５９によつ−Ｃ調節される“′自動的基準°。

によって行なわれる。

タロツク同期化装置５９の目的は、周辺制御装置２０ｔとＲＡＭバッファ２２へ の転送のために、磁気テープ周辺ユニットから読出されるデータのシーケンスを 調節してりＥコックすることである。

したがって、テープ制御ユニット５０．ｃからのクロック信号（Ｔ　ＣＩＪ　） は基準の８メガへルックロッキング信号と結合され、磁気テープ周辺１ニツトか ら周辺制御装置のバッファ２２への自動的基準によるデータの転送を調節する。

第４図において、両方向ラインＩＮＦＯ＜この図面の左Ｊ、）は周辺テープ制御 ユニットへ接続し、−万、第４図の右上のバスＰＲＩ「はＲＡＭバッファ２２へ 供給Ｊ−る４−１マルヂブレクサ３２Ｘ　（第３図）へ接続している。これは第 ６図においても児られ、Ｆラッチ５１．ｆはＲへＭパツノ７・２２への出力接続 を与える出力バスを有することがわかる。

ＰＤＲカード２を示す第４図を参照して、図面の上部はラインＩＮＦＯに接続さ れたテープ制御ユニットＴＣｔＪ５０　ｔｃからのデータチャンネルを示してお り、そのラインＩＮＦＯはインターフェイスを通して１ヨラツチ５１ｅ　に入り 、そし−ＣＦクラッチ　２ｆ　およびその後のバスＰＲＩＦ（これは王ＣＵから バッファ２２への周辺データを示す）へ接続し、そし−ＣバスＰＲＩＦは最後に 入力データラインとしてＲＡＭバツフノ・２２へ接続する（第３図のマルチプレ クサ３２ｘを通過した後に）。

したがって、システムの読出動作の間、テープ制御コ−二ット５０ｔｃからバス ＰＲＩＦおよびその後のＲＡＭバッファ２２へのデータの迅速かつ自動的な流れ が存在する。

このデータ転送は単一のバイトごとの基準で起口す得て、共通フロントエンド１ ０ｃのプログラムシーケンサは個々の命令によってバイトを運ぶことができ、ま たは自動読出動作として知られるより効率的で迅速な方法でバイトを運ぶことが できる。自動読出動作は共通フロントエンド１０、から′の任意のプログラムシ ーケンスをおろして、テープ制御ユニットからＲＡＭバッファ２２内へのデータ の迅速な転送を完全に引継ぐように働く。これは第４図の自動読出ロジック回路 ５０ｉ−によって達成され、それはＦラッチ５１、とＦラッチ５２５　で示され た２つのデータラツチを制御することがわかる。自動読出ロジック５０．　はＴ ＣＵクロック同期化装置５９からの信号によってＥう・ンチとＦラッチを同期し て動作させることができ、それによって、共通フロントエンド１０ｃからの任意 のプログラムシーケンスをアクセスする必要なしにデータの多数のバイトを移動 させる。

ここで第３図を参照して、自動読出書込選択ｌ］シックと制御のユニット５０． Ｌが見られる。このコニツ［−はＡ　ｋＪ　ＬＧ　Ｆ　Ｌ　Ａ　Ｇで示された入 力ラインと人力５ＥＮＤによって活動化される。信号ＡＵＬＧＦＬＡＧは自動［ 」シックフラグフリップ７０ツブのΦ出力であり、そのフリップフロップは共通 フロントエンド１０ｃからのプログラム命令によって活動化される。フリップフ ロップからの゛低゛′出力は自動読出または自動書込のロジック動作が起こるよ うに能動化する。Ｓ　Ｅ　Ｎ　Ｉ）信号は共通フロントエンドマイクロコードか らの信号であり、それは゛″読出′°または゛書込″の動作が起こっているかど うかを示す。゛低″′出力は、周辺制御装置（データリンクプロセッサ）が゛書 込゛動作の下にデータをテープ制御ユニットへ送っていることを示す。

″高′°信号は、周辺制御装置が゛″読出″動作においてデーブ制御］−ニツ１ 〜周辺装置からデータを受取って受入れていることを示す。

自動読出動作の場合において、Ｓ　Ｆ　Ｎ　Ｄ　（Ｆｌ号は、データリンクブロ セッ４）かテープ制御ユニツ１〜からデータを受入れている゛′読出″動作を示 すために゛′高″レヘルにある。

この場合にお【Ｊる自動選択ロジックと制御５０ｃＬ　の出力は、△ＬＪ　ＲＤ 　Ｎて示された自勤続出能動化出カラインを活動化させ、その出力ラインは第４ 図の自動読出１］シック回路５０ヒの人力へ供給される。

したがって、第４図において、自動読出ロジック５等はロジック５０良から読出 能動化信号ＡＵＲ丁Ｅ　Ｎを受取る。ざｒうに、自動読出ロジック５０．は第５ Ａ図に示されたり［］ツキング信号ＴＣＩＫを受取る。この信号は基本８メガヘ ルツクロツクＣＬ　Ｋ　／　８によって同期化されたテープ制御ユニツ１−タロ ツク信号である。自動読出ロジック５０ヒへのもう１つの入力は信号ＷＥ／であ る。これは、データがＲＡＭバッファ２２内へ書込まれることを訂づ書込能動化 信号である。この信号は、共通フ［］ン１〜］ンド０ｌ−Ｆ１０ｃのマイク［］ コード出力である＃ＷＦて示された信号からくる。“高”＃ＷＥはバッファ２２ 内へのパ書込“′を命じていることを示し、ここで、そのバッフｊ・はＲＡＭ２ ２または他のＲＡ　、Ｍ　２２　、のいずれかを選択するチップ選択信号Ｃ８／ のステートによって能動化される。

自動読出ロジック５０．　への他の入力信号ラインは信号△Ｕ　Ｗ　Ｅ　／であ る。これは自動ロジック書込能動化信号であり、それは″低゛′のときに自動［ １シック動作によってめられるように、データがＲＡＭバッファ２２（または２ ２、）内へ書込まれることを許す書込能動化を与える。

第４図の自動読出ロジック５０ｒは、らようと議論された適当な入力信号によっ て全活動化され、その結果、自動的に動作することができ、ＦラッチとＦラッチ を介してデータ転送動作を制御することによってテープ制御ユニツ１〜からＲＡ Ｍバッファ２２ヘデータを転送する。

自動読出ロジック５０．の第１の出力信号はＥＬへ］−［Ｎ／て示されている。

これは、周辺ユニットからＦう・フチ５１ｅ内へデータをロードづる高低遷移を 表わす。自動読出ロジック５０．　の第２の出力ラインはＦｌ−ＡＩ−Ｅ　Ｎ　 ／で示されている。この信号はＥラッチからＦラッチ内へのデータの転送と、Ｆ ラッチからバスＢＲＩＦへのデータの転送を調節覆る。Ｆラッチ信号は、「ラッ チからバスＰＲＩ「上にデータを移動さぜた後にＦラッチ５１ｅ　がら「ラッチ ５２干　内へデータを移動させる高低遷移によって動作する。

第５Ａ図を参照して、クロック同期化装置５９が詳細に示されている。第５Ａ図 に見られるように、丁ｃＵクロック信号はテープ制御ユニットＴ　ＣＵ　５０ｔ ｃがら輸逐されてレシーバ１４１１＼の入力を与える。このレシーバの出力はＪ Ｋフリップフロップ１４２とＤフリップフロップ１４５へ供給される。ＪＫ１４ ２のＱ出力は信号Ｉ　Ｎ　Ｆ　Ｌ　Ａ　Ｇを与え、それは５Ｅ＝ＮＤ／で示され た第２の入力を有するＮ△ＮＤゲート１４３へ供給される。５ＥＮＤ／信号は共 通フロントエンド回路１ｏｃがら与えられる。ゲート１４３の出力は第２の入力 ＣＬ　Ｋ　８　／を有するゲート１４４へ供給される。ゲート１４４の出力は第 ６図に示されたラッチのためのラッチ能動化信号である信号ＥＦＬＡＴＦＮを与 える。

第５Ａ図におけるレシーバ１４１の出力はＴＣＵクロックど名付けられており、 第２の入力ＣＩ　Ｋ８／を有するＤフリップ７０ツブ１４５へ供給される。Ｄフ リップフロップ１４５のＱ出力はパ自動読出′”のためのＴＣＬＫ信号を与える 。、０出力は、゛′自動書込″動作のために用いられるＴ　ＣＬ　Ｋ　Ｆ　Ｌ　 Ｇ信号を与えるためにＤフリップフロップ１４６へ供給される丁ＣＬＫ／信号を 与える。

第５Ｂ図において、自動読出動作のために用いられるテープ制御ユニット５０ｔ ｃからのフッ９］菖号の利用ど発展が示されている。第５Ｂ図に児られるように 、信号下ＣＩ　Ｋはカウントアッフ″づるために用いられる２ビツトカウンタ１ ５１への人力を与える。このカランディングアップはクロックの数を示すために 用いられ、すイよりら磁気テーブユニッ１へとテープ制御ユニットから読出され ているワードの数を示す。２ピツ１〜カウンタ１５１の出力は、カラン［〜ダウ ンするためにカウンタ１５１へ戻される制御信号出力を与えるカウンｉ−タウン ロジック回路１５２へ供給される。

カラン１〜ダウンロジツク１５２は、テープ制御ユニツ１〜から取出されている のでなくてそこへ″゛書込″されているワードの数を計るために逆方向にカウン トすることが必要なパ書込″動作のような他の動作のために用いられる。カウン トダウンロジック１５２は、第３図に由来する゛書込能動化″を反映する入力と 自動書込能動化Ａ　Ｕ　Ｗ　Ｅ　／のための入ツノを有するＮＡＮＤゲート１５ ５の出力が与えられる。

ＮＡＮＤゲート１５５の出力はクロックカウントタウン信号である信号ＣＬ　Ｋ 　ＣＮ　Ｔ　Ｄ　Ｎである。

カウンタ１５１の２つの出力ラインは、ＴＣＵフラグ１とＴＣＵフラグ２で示さ れている。これらのラインは、８メガヘルツのクロック入力をも有するＴフリッ プフロップ１５３へ輸送される。Ｄフリップフロップ１５３の出力は、ＣＴＣＵ フラグ１とＣＴＣＵフラグ２で示されている。これらは、信号ＴＣＵフラグ１と ＴＣＵフラグ２に対して１クロック時間遅らされた信号である。ロジックユニッ ト１５４は２つのＣＴＣＵフラグ信号〈フラグ１とフラグ２）を受取り、ＴＣＵ ＦＬＧ、ＥＦＥＭＰＴＹ、およびＥＥＭＰＴＹで示された３つの出力ラインを与 える。

ロジックユニット１５４のこれらの出力信号は、第５Ｃ図において、表にして示 されており、第４図と第６図のワードラッチＥとＦ　（５１，、、５１ｆ）に関 して生じるいくつかの状態を反映している。

第６図を参照して、磁気テープ周辺制御装置における自動読出動作のためのラッ チングロジックが示されている。

第６図において、信号Ｅ「！−ΔＴＥＮ　（Ｆラッチ、「ラッチ能動化）は第５ Ａ図のＮＡＮＤゲート１４４の出力から引出されることがわかるであろう。この 信号は第６図のＮ△Ｎ１つグー１〜１５６ｃ、と１５６千の両方に供給される。

Ｎ△ＮＤゲート１５６ｅ　は第５Ｂ図に示されｌ〔ロジックユニット１５４から 引出される入力ＥＥＭＰＴＹをイラし、一方、１５６＋　の入力信号は第５Ｂ図 のロジックユニット１５４から引出されるＦ［二ＦＭＰＴＹである。

１５６ｅの出力（第６図）はＪＫフリツプフ［Ｊツブ１５７へ輸送され、そこて ０出力はＦラッチ５１゜を調節するために用いられる。ラッチ５１ｅ　は第６図 に示されているようにＴ　ＣＵ　５０ｔＣからのワードを受取る。したがって、 一時に１つのワードがＦラッチ内にラッチされ、次に「ラッチ５１り　ヘ転送さ れる。

ＮＡＮＯゲート１５６イ　の出力はＮＡＮＤゲート１５９へ供給される。ゲート １５９への他の入力はＪＫフリップフロップ１５８から来る。ＪＫｌ　５８は自 動読出能動化信号ＡＵＲＤＥＮとクロックカウントダウン信号からの入力を有し ている。フリップフロップ１５８のＱ出力はＪＫノリツブフロップ１５８へクリ ア信号をフィードバックするＮＡＮＤゲート１６０へ供給される。

ＮＡＮＤゲート１５９は１：ラッチ５１．Ｉ−ヘラッチ能動化信号を供給し、そ れによって「ラッチがワードをとってそれを周辺従属装置のＲＡ　Ｍバッファ２ ２へ輸送づ−ることが注目されよう。前述のように、このＲＡＭバッファ２２は 共通フロントエンドカードＣＦＥＩＯ，上に配置されている（第２図、およびそ の拡張部分である第４図のＲＡＭ２２２）。

したがって、「ラッチとＦラッチへのラッチ能動化信号の組合せ効果はワードが Ｅラッチ内にラッチされることを許し、そして［ラッチへ転送されてラッチされ 、その後にバッファ２２内の記憶場所へ転送され得る。

したがって、自動読出動作において、テープ制御ユニット５０仁。および８メ力 ヘルツ基本クロックの信号からのクロック信号の組合けは、磁気デープユニツ］ 〜から周辺制御装置のＲＡＭバッファ２２へのデータの転送の時をはかって能動 化するために結合するであろう。

第５Ｃ図を参照して表のような概略図か示されており、それはロジックユニット １５４がらのロジック信号、ロジックユニット１５４への人力フラグ信号、およ び［ランチ５１ｅ、！：Ｆラッチ５　”＋１　のための入力ラッチのステータス の関係を示している。

第５Ｃ図に見られるように、Ｅラッチと「ラッチがどちらも゛空白″であるとき 、出力ラインＥ　Ｆ　Ｅ　Ｍ　Ｐ　Ｔ　Ｙはアクティブであって、ロジックユニ ット１５４の他の２つの出力ラインはインアクティブである。

Ｅラッチが゛′空白″で「ラッチが゛充満゛′のとき、出力ロジックラインＥＦ ＥＭＰ丁Ｙは゛インアクティブ′”であり、他の２つのライン（丁ｃＵノラグ△ とＥ　Ｅ　Ｍ　Ｐ　Ｔ　Ｙ　）はどちらも゛″アクテイブ′°′ある。

［ラッチとＦラッチのどちらもが充満のときくづなゎち、ぞれらの各々がぞ−の 中に保持されている単一のワードを有するどき）、ＴＣＵＦＬＧＡラインは″ア クティブ゛てあって、他の２つのラインはどちらも゛インアクティブ′であるこ とがわかるであろう。

もしラップがどちらも充ｆ４（そしてぃくらがのデータが伝送にａ３いて失われ てしまったかもしれない）であることによって″エラー″が存在づ−るとき、ロ ジック」ニット１５７１の３つのすべての出力ラインはエラーステータスを示づ ために゛インアクティブパになるであろう。

第５Ａ図よりさらに明瞭に第７図において見られるように、−ｒ　ｃ　ｕクロッ クは出力信号Ｉ　Ｎ　Ｆ　Ｌ　Ａ　Ｇを与えるＪＫフリップフロップ１４２へ接 続される。この信号は信号ＥＦＬＡ丁ＥＮを与えるために５ＥＮｒ’）／信号と ＡＮＤされる。

この信号（ＥＦＬＡＴＥＮ）は、テープ制御ユニット周辺装置からのデータスト ローブ（クロック）の受取と読出動作がデータをＦまＩＣはＦのラッチ内へ入れ ることを意味する。

したがって、周辺制御装置２０ｔは自動読出システムのための能力を与え、それ によって、周辺テープ制御ユニットはシステムの基本８メガヘルツクロック信号 と結合される同期化クロック信号を送り、そして磁気デーブユニツ１へから゛Ｆ ララッ″への個々のワードの移動を調節するどともに、次に一時的なストレージ のためにＲＡ　Ｍバッファ２２への転送のための”Ｆラッチ°′への移動も調節 する。第５Ｂ図の回路はＦラッチと「ラッチの状態に対する感受性を与えること がわかるであろう。それによって、転送されたデータは、ラッチ（ＥラッチとＦ ラッチ）の１つが空白でデータを受入れることができる限り、調節され得る。さ らに、第５Ｂ図の回路はこれらのラッチが充満であるときを示し、そのとき、ど ちらのラッチも満されているのて゛１−タ転送が失われるというエラー状態とな るであろう。

ここで述べられた周辺制御！ｉｌ装置は磁気テープ周辺装置から制御装置内の一 時的なバッファメモリストレージへのデータ転送を許し、それは周辺装置によっ て調節される順序たった同期化された様式で行なわれる。

自動書込ロジックと動作 自動書込と自動読出のロジックは、磁気テープデータリンクプロセッサの特別な 特徴である。

開始されて能動化された後に、このロジックは、共通フ「ノン１〜工ンド回路１ ０．かＩうのその後のマイクロコード制御に依存せずに、テープ制御ユニツ１〜 ５０ｔ、：へまたはそこからア゛−タを転送することができる。

したがって、磁気テープデータリンクプロセッサは、ボス［・１０とのデータリ ンクインターフェイス２０．およびテープ制御ユニット５０ｔ、、：との周辺イ ンターフェイスの両方でデータを同時に転送することができる。

第３図を参照して、自動読出／書込選択ロジック５０ユは信号△ＵＷＲＥＮ　（ 自動書込能動化）を第９図のＡＮＤグー１−２００　Ｃと２００ｔへ与える。こ こで゛、第９図は第４図の自動書込ロジックブロック５０ｗの詳細を示すととも に、第９図のＯラッチＬ’）　１　ｃとＤラッチ５２ｄ　との関係を示している 。

書込動作の間、ブロックカウンタ３４ｃ　（第３図）はホスｉ〜１０から受取ら れたデータの“ブロック゛の数をカウントする。データリンクプロセラ＋Ｊ−（ ＤＬＰ＞２０ｔのバッファ２２がデータの６つの“ブロック″を受取れば、ＤＬ 　Ｐ　２０．　はホスト１０から分離する。この分離は、ＤＬＰ２０．（第１図 ）が゛′書込テデーパ勅作の終わりを示すホスト１０からのＴ’ＥＲＭＩＮＡＴ ’Ｆ（終了）信号を受取る場合にも起こる。

ホスト１０から分離した後に、Ｄ　Ｌ、、　Ｐ　２０□　はテープ制御ユニット ５０ｔＣ（第１図）へ接続し、その後に１〕ＩＰは第９図のＡＮＤゲート２００ ｏと２００ｄ　へのＡＵＷＲＥＮ　（８号を用いて自動潜込ロジック５０７　（ 第４図）を活動化させる。自動書込要素は、デープ制御ユニツｌ−５０６゜がデ ータ転送のためにＲＡＭバッ−ノア２２への直接の）ツクセスを持つことを許′ ７Ｊ。

Ｄ　Ｌ　Ｐ　２　ｏｔ　がテープ制御：１ニツト５０ｃｃへデータの１つのブロ ックを伝送した後に、Ｄ　１．−　Ｐは″ポールリクエスト″動作によってホス ［〜１０へ再接続するように試みる。

この接続が確立されるとき、たとえバッファ２２がテープ制御ユニット５Ｏｔｃ ヘデータワードを送って空白にされつつあるとしても、ホスト１０はそのどきに Ｉ）　Ｌ、　Ｐの１’＜　Ａ　Ｍバッファ２２へさらにデータを転送することが できる。

ホス［〜１０からのデータのこの転送は、ＲΔＭバッファ２２の６つのブロック が再び満されるまで、または小スト１０がＴＥＲＭＩＮＡＴＥ信号を送るまでの いずれかまで続く。しかし、ＤＬ、Ｐ２Ｏ，とテープ制御ユニット５０ｔｃの間 のデータ転送はポストとＤＬＰのデータ転送と同時に続くことが注目される。

もし、ＤＩＲがデータの３つのブロックをＴ　ＣＵ　５０ｔｃへ伝送する前にＤ 　Ｌ　Ｐ　２０ｔ　がホスト１０へ再接続することができなければ、ＤＬＰはホ スト１０へのデータリンクインターフェイス２０１　（第１図）上に緊急リクエ スト信号をセットする。

もし、Ｄ　Ｉ−Ｐが（Ｔ　ＣＵ　５０ｔｃへの伝送のため）残っているデータの ただ１つのブロックを持つ前にこの緊怨リクエストが受取られな（プれば、ＤＬ Ｐは第３図における３４ｅにＢＬＯＣＫＥＲＲ〈ブロックエラー）状態をセラ１ 〜するであろう。これは、結果ディスクリブタワード内の＋−＋　ＯＳＴ　ＡＣ ＣＥＳ、Ｓ　ＥＲＲＯＲとしてホ伐ト１０へ報告される。

任意の与えられたＩ１０転送動作において、データの゛′最後″のブロックは、 自動書込によって転送されなくて共通フロントエンド１０ｃからのマイクロコー ドによって行なわれる。

第９図を参照して、ＡＮＤゲート２００Ｃはバッファ２２からのデータワードの 受取のためにＣラッチ５１．を制御するように（Ｃラッチ能動化）”Ｄ”フリッ プ７０ツブ２０４ｃを活動化させる。

もう１つのＡＮＤゲート２００ｄ　は、Ｃラッチからのデータの受取のためとテ ープ制御ユニット５０ｃｃへのデータの輸送のために、Ｃラッチ５２ｅｔ　を制 御するように（Ｃラッチ能動化）ＪＫフリップフロップ２０４ｄを活動化させる 。

第９図のＡＮＤゲート２００ｏ、２００反への入力は以下のことを伴なう。

（１）第３図の５０ｃＬからのＡＵＷＲＥＮ　（自動書込能動化）信号。

、　（ｉｉ）第３図のマイクロコード信号＃ＳＭ丁ＰＡＤ／によって確立される 第４図のＥＮ信号は、第３図の周辺レジスタＰｃＬがＭＵ’Ｘ３２ｘへ供給され ることを知らせる自動ロジック制御能動化信号である。

（ｉｉｉ）”高″のときにＣラッチとＣラッチが充満であることを示し、゛低″ のときにＣラッチのみが充満であることを示ｔ　Ｄ　Ｒ丁Ｙ（データレディ）信 号。

（ｉｖ）データレディ信号の補数であるＤＲＤＹ／信号。

ＨＩＧＨ（高）のとき、それはＣラッチ５２．ｚ　が充満であることを示し：Ｌ ＯＷ＜低）のとき、それはＣラッチとＣラッチがどちらも充満であることを示づ 。

（Ｖ　）　Ｃラッチ５１ｃの“ローディング′を制御するために用いられるフリ ップフロップ２０４．のΦからのＣＬＡＴＥＮ／信号。それはＣラッチ５１．と Ｃラッチ５２ｃｌが充満であるときに一時的な禁止信号を与える。

（ｖｉ）　”ＨＩ　ＧＨ”のときにＴＣＵ周辺インターフェイス上のクロック信 号が検知されたことを示１Ｄフリップフロップ１４６からのＴＣＬＫＦＬＧ信号 〈第５図、第９図）。これは、データワードがＣラッチ５２ｄから取出されてＴ ＣＵ５０カ。へ転送されたことを示す。

第９図に８３いて、ＪＫフリップフロップ２０６はＣＬＡＴＦＮ／ラインによっ て゛セット″され、フリップフロップ２０４ヱからのＱラインによってクリアさ れる。２０６の０出力はＤＲＤＹ信号をＡＮＤゲート２００．ｔへ与える。

２０６のＯ出力はＤＲＤＹ／信号をＡＮＤゲート２００Ｃへ与える。

ＮＡＮＤゲート２０８（それは基本クロック（ＣＬＫ８／）とＣラッチ能動化（ ＤＬＡＴＥＮ）信号からの人力を有する）はクリアリング信号をフリップフロッ プ２０４ｄと１４６へ供給する。

第９図におい−Ｃ１出力信号ＣＬＡＴＥＮとＤ　Ｌ　Ａ　’Ｔ’　Ｅ　Ｎは゛ラ ッチ能動化パ信号であり、ＬＯＷからＨＩＧＨの遷移はデータワード（１６ビツ ト）をそれぞれのＣまたはＤラッチ内ヘラツチするであろう。

同様に、ＣＩ−△ＴＦＮとＤｌ−△Ｔ　Ｉ　Ｎはそれぞれフリップフロップ２０ ４．と２０４．、ｚ　をセットするためのＡＮＤゲーｈ２００ｃ　、２００．ｚ からの″ランチ能動化セット″侶号である。

したがって、自動ロジック能動化および自動書込の回路が活動化されれば、１０ ｃ内の共通フロントエンドシーケンυからのいかなるアテンションをも必要とせ ずに、データは書込動作においてＣとＤのラッチ（５１，，５２ｄ　）を介して バッファ２２から丁ＣＵ　５０ｔｃへ自動的に転送され得る。

）ホべられだ特定の実施例はこれらの機能の達成を示しているが、添付された請 求の範囲に述べられた発明の概念を達成するために他の実施例も用いられ得る。

ＦＩＧ、９゜ 責１ｂ凹と５

Claims (1)

1. 【特許請求の範囲】 １．　データ転送動作を実行するための周辺制御装置であって、そのデータ転送 は前記周辺制御装置内のバッファメモリと主ホス１ヘコンビコータとの間または 磁気テープ周辺ユニットとの間で行なわれ、その周辺制御装置は、＜ａ　）前記 バッファメモリと前記ホストコンピュータとの間または前記磁気テープ周辺ユニ ットとの間でデータ転送を行なうためにマイクロコート命令を順序付けする共通 フロントエンド回路ユニットを備え、前記フロントエンド回路ユニットは前記ホ ス１〜コンビコータからのコマンドによって開始さけられ、かつ （ａｌ）前記磁気デープ周辺ユニツ］へと前記ホス１〜］ンピコータの間で輸送 中のデータの一時的なストレージのためのバッファメモリ手段を含み、前記バッ ファメモリ手段は複数のデータストレージブロックに編成されており、それによ って各ブロックは複数のデータワードをス１〜アし、前記フ［Ｊントエント回路 ユニットは、（ａ２）周辺従属回路ユニットへ制御信号を与える命令順序イ」【 ツ手段をさらに含み、 前記周辺制御装置は、 （ｂ）前記共通フ［１ント工ント回路ｘｉニツ１〜の制御の下に動作し、かつ前 記ホストコンビコータまたは前記ｖｉ１気テープ周辺ユニットへ出し入れづるた めの前記バッファメモ９１段への出し入れのデータ転送を制御するように機能す る周辺従属回路ユニットをざらに含み、前記周辺従属回路ユニットは、 （ｂｌ）前記磁気テープ周辺１ニツトから前記バッファメモリ手段へデータのブ ロックを転送するために自動読出動作゛を実行Ｊる手段と、 （ｂ２）前記バッファメモリ手段から前記磁気テープ周辺ユニツｈヘデータのブ ロックを転送するために自動書込動作を（〒なう手段と、 〈ｂ３）前記ホストコンピュータから前記バッファメモリ手段へデータを転送す る第１の手段と、前記バッファメモリ手段から前記ホストコンピュータへデータ を転送する第２の手段を含み、前記転送する第１と第２の手段は、（ｂ３−１） 前記共通フロン１〜工ンド回路ユニツ１〜からの単一の命令によって前記バッフ ァメモリ手段と前記ホストコンピュータの間でデータの１またはそれ以上の充満 ブロックを転送するためのパーストモード転送手段を含み、 前記周辺従属回路ユニットは、 〈ｂ４）前記バッファメモリ手段内に存在する多数の充満データブロックをレジ スタするためと、前記共通フロントエンド回路ユニットへ情報信号ラインを与え るための手段をさらに含むことを特徴とする周辺制御装置。 ２、　前記バッファメモリ手段の前記データストレージブロックの各々は２５６ ワードのためのス１−レージを与えることを特徴とする請求の範囲第１項記載の 周辺制御装置。 ３．　自動読出動作を実行する前記手段は、前記バッフツメモリ手段から前記ホ ストコンピュータへデータを転送する前記第２の手段と同時に動作することを特 徴とする請求の範囲第１項記載の周辺制御装置。 ４、　自動書込動作を実行する前記手段は、前記主ボス［へコンピュータから前 記バッファメモリ手段へデータを転送する前記第１の手段と同時に動作すること を特徴とする請求の範囲第１項記載の周辺制御装置。 ５、　前記レジスタするための手段は、（’ａ　）前記バッファメモリ手段内の 記憶場所をアクセスするときに用いられるアドレスデータを受取るためと、数値 データ信号をブ［］ツタカウンタロジックユニットへ与えるためのアドレスレジ スタ手段を含み、前記数値データ信号は前記バッファメモリ手段へ転送して入れ られたデータの量と転送して出されたデータの量を示し、前記レジスタするため の手段は、 （ｂ）前記アドレスレジスタ手段から前記数値データ信号を受取るためと、第１ と第２のロジック出力信号をゲーティング手段へ与えるために接続されたブロッ クカウンタロジックユニットと、 （Ｃ）前記第１と第２のロジック出力信号がカウンタ手段を動作させることを許 づためのゲーティング手段をさらに含み、前記第１と第２の出力信号は前記カウ ンタ手段におけるカウントをシフトアップまたはシフトタウンするように働き、 前記レジスタする手段は、 （ｄ　）前記バッファメモリ手段内に存在する充満データブロックの数のカウン トを維持するように機能する前記カウンタ手段をさらに含むことを特徴とする請 求の範囲第１項記載の周辺制御装置。 ６、　前記共通フロントエンド回路ユニットは、＜ａ）前記周辺ユニットからの ゛読出″動作また（ま前記主ホストコンビコータから前記周辺ユニットへの′″ 書込°′動作の条件を示すように、前記フロックカウンタロジックユニットへ信 号で知らせるための手段を含むことを特徴とする請求の範囲第５項記載の周辺制 御装置。 ７、　主ホストコンビコータと磁気ｉ−７周辺ユニット間のデータ転送を管理す るためのデータリンクブロセ・ンサと名付けられた周辺制御装置であって、前記 周辺制御装置（よ、（ａ）前記共通フロントエンド回路内のパ・ソファメモ１ノ と前記ホストコンピュータとの間または前記磁気テープ周辺ユニットとの間でデ ータ転送を実行するマイクロコーＩｚ命令を順序付けるための共通フロントエン ド回路を備え、前記フロントエンド回路は前記主ホストコンビコータｈ＼らのコ マンドの開始によって動作して周辺従属回路ユニットへ制御信号を与え、前記フ ロントエンド回路（、Ｌ、（ａｌ）前記磁気テープ周辺ユニットと前記主ホスト コンビコータ間で輸送中のデータを一時的にストアするためのＲＡＭパンファメ モリを含み、前記バッファメモリは複数のメモリブロック領域に編成されており 、各ブロック領域は複数のデータワードを保持し、 前記周辺制御装置は、 （ｂ）前記共通フロントエンド回路の制御の下に動作して前記主ホストコンピュ ータまたは前記磁気テープ周辺ユニットから前記バッファメモリ内へのデータ転 送を制御刃るように機能し、ざらに前記バッファメモリから前記ホストコンビコ ータまたは前記磁気テープ周辺ユニットへのデータ転送を制御するように機能す る周辺従属回路ユニツ１へをさらに備えたことを特徴とする周辺制御装置。 ８、　前記周辺従属回路ユニツ］へは、（ａ　）　前記バッファメモリ内に存在 するデータの充満ブロックの数をレジスタする手段を含み、前記レジスタする手 段は、 （ａｌ）前記バッファメモリ内にあるデータワードの現在存在する間に関するデ ータを前記共通フロン１〜工ンド回路へ信号で知らせる手段を含み、 前記周辺従属回路ユニットは、 （ｂ）輸送中のデータを前記バッファ・メモリ内にロードすると同時に前記輸送 中のデータを前記バッファメモリ内からアンロードする手段をさらに含み、前記 輸送中のデータは前記主ホストコンビコータまたは前記磁気テープ周辺ユニット のいずれかから受取られ、前記輸送中のデータは前記磁気デープ周辺ユニツ１〜 または前記主ホストコンピュータのいずれかへ伝送されることを特徴とする請求 の範囲第７項記載の周辺制御装置。 ９、　前記周辺従属回路ユニットは、 ＜ａ）自動読出ロジック手段または自動聾込ロジック手段の能動化のために前記 共通フロンｌ−Ｔンド回路からの制御信号に応答する自動続出／書込選択ロジッ ク手段と、（ｂ）前記自動読出ロジック手段をざらに含み、その自動読出ロジッ ク手段は、 （ｂｌ）前記共通フロントエンド回路からの命令をさらに必要とすることなく前 記磁気テープ制御］ニツＩ〜から前記バッファメモリへのデータ転送を制御する ために、前記共通フロントエンド回路からの命令によって始動される第１の自動 制御ロジックユニットを含み、前記周辺従属回路ユニットは、 （Ｃ）前記自動書込ロジック手段をさらに含み、ぞの自動書込ロジック手段は、 〈Ｃ１〉前記共通フロントエンド回路からの命令をさらに必要とすることなく前 記バッファメモリから前記磁気テープ周辺ユニットへのデータ転送を制御するた めに、前記共通フロントエンド回路からの命令によって始動される第２の自動制 御ロジックユニットを含むことを特徴とする請求の範囲第８項記載の周辺制御装 置。 １０、　前記自動読出ロジック手段は、＜ａ　＞前記第１の自動制御ロジックユ ニットによって制御される第１のラッチングレジスタ手段をさらに含み、前記ラ ッチングレジスタ手段は前記磁気テープ周辺ユニットを前記バッフｊ・メモリへ 接続することを特徴とする請求の範囲第９項記載の周辺制御装置。 １１、　前記自動書込ロジック手段は、（ａ　）前記バッファメモリを前記磁気 デーブ周辺ユニツ１〜へ接続する第２のラッチングレジスタ手段をさらに含むこ とを特徴とする請求の範囲第９項記載の周辺制御装置。 １２、　前記レジスタづる手段は、 （ａ＞前記バッファメモリ内に存在するデータの充満フロックの数をレジスタす るだめのブロックカウンタユニツｉ〜と、 （ｂ）周辺アドレスレジスタとシステムアドレスレジスタからの第１と第２の入 力信号を受取るように接続されており、前記ブロックカウンタ内のカウント数を 上げるまたは下げるためのプロツクカウンタロジックコニツ［〜と、（Ｃ）アド レスデータを受取るように接続されていて、前記磁気テープ周辺ユニットど前記 バッファメモリ間で転送されたデータワードの数を示すために、前記第１の入力 信号を前記ブロックカウンタロジックユニットへ与える周辺アドレスレジスタと 、 （ｄ　）アドレスデータを受取るように接続されていて、前記主ホストコンピュ ータと前記バッファメモリ間で転送されたデータワードの数を示すために、前記 第２の入力信号を前記ブロックカウンタロジックユニットへ与えるシステムアド レスレジスタと、 （ｅ）前記ブロックカウンタユニット内のブロックカウント数の増大と減少を調 節するように“読出″動作または゛書込゛°動作を示すために前記共通フロン１ 〜エンドユニツトかσ前記プロツクカウンタロジックユニツｈへの制御信号ライ ンを含むことを特徴とする請求の範囲第８項記載の周辺制御装置。