JPS59502156A - デ−タ転送動作を調整するためのシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ転送動作を調整するためのシステム１１匹１１ この発明は、周辺端末装置および主ホストコンピュータの間でデータの転送が実 行され、中間１　、／　Ｏサブシステムがデータ転送のハウスキーピング義務を 実行するため（こ使用される、システムに関するものである。

１吐悲１１ 発展しつつある技術の、切れ目なくつながる領域は、主ホストコンピュータシス テムと、１つまたはそれ以上の周辺端末装置との間のデータの転送に関する技術 を含んでいる。このため、主ホストコンピュータのモニタリングおよびハウスキ ーピングの問題を緩和し、周辺端末装置を制御することの負担を引受け、かつ周 辺端末装置および主ホストコンピュータシステムの間で生じるデータ転送の制御 をモニタするために使用される、■７１０サブシステムが開発されている。

データリンクプロセッサとして知られる周辺コントローラを使用する、そのよう な■／○サブシステムの特定の実施例が開発されており、それによって、主ホス トコンピュータからの開始コマンドは、１つまたはそれ以上の周辺装置とのデー タ転送動作を管理する周辺コントローラへと前進させられる。これらのシステム において、主ホストコンピュータはまた、゛データリンクワード″を提供し、そ れは、周辺コントローラに対して開始された各々のタスクを識別する。タスクの 完了後に、周辺コントローラは、完了、未完了または特定のタスクに含まれる問 題（こついての結果／記述子ワードを主ホストシステムに通知する。

これらのタイプの周辺コントローラは、本件開示の譲受人に対し発行されたいく つもの特許において説明されており、さらに、これらの特許は、以下のように援 用されてここに含まれる。

Ｄ、　Ａ、　Ｍｉｌｌｅｒｓ、　Ｈによって発明され、“入カー出かサブシステ ムのための中央処理装置およびモジュラプロセッサーコントローラにインターフ ェイスを提供するインク−フェイスシステム″と題され、１９７８年８月８日に 発＾ 行された、アメリカ合衆国特許４，１０６．０９２号。

Ｄ、Ｊ、Ｃｏｏｋおよびり、△、　Ｍ　１ｌｌｅｒｓ、！Ｉ　Ｕよって発明され 、パ入カー出力サブシステムのだめのモジュラプロッタユニット″と題され、１ ９７８年２月１４日に発行された、アメリカ合衆国特許４，０７４，３５２号。

Ｄ、Ｊ、Ｃｏｏｋおよびり、△、　Ｍｉｌｌｅｒｓ、ＩＩによって発明され、“ 入力−出力サブシステムのためのインテリジェント入力−出力インターフェイス 制御ユニット″と題され、１９７９年７月２４日に発行された、アメリカ合衆国 特許４．１６２，５２０号。

Ｄ、Ｊ、Ｃｏｏｋおよびり、　Ａ、　Ｍｉｌｌｅｒｓ、ｌによって発明され、゛ ディジタルデータ処理システムのための入力−出力サブシステム″と題され、１ ９８０年２月１９日に光行された、アメリカ合衆国特許４，１８９，７６９号。

Ｋ、Ｗ、　ＢａｕｎおよびＪ、　Ｑ、３ａｕｎｄｅｒｓによって発明され、゛磁 気テープデータ転送システムのためのデータリンクプロセッサ″と題され、１９ ８１年７月２１日に発行された、アメリカ合衆国特許４，２８０，１９３号。

Ｋ、Ｗ、Ｂａｕｎおよびり、へ、　Ｍｉｌｌｅｒｓ、ｌ［によって発明され、″ ゛データリンクプロセツサ使用するＩ１０サブシステム゛′と題され、１９８２ 年１月２６日に発行された、アメリカ合衆国特許４，３１３，１６２号。

Ｋ、Ｗ、Ｂａｕｎによって発明され、゛°コンピュータに接続された周辺コント ローラのための共通フロントエンド制御″と題され、１９８２年３月３０日に発 行された、アメリカ合衆国特許４　＋　３２２　＋　７９２号。

援用されてここに含まれる上述の特許は、゛データリンクプロセッサ″、すなわ ちＤＬＰとして知られ、主ホストコンピュータおよび周辺端末装置の間のデータ 転送ネットワークにおいて使用される、この形式の周辺コントローラの使用につ いて、背景となる理解をもたらす。

上述のＢ　ａｕｎの特許において、モジュラコンポーネントから構成された周辺 コントローラについて説明されており、このモジュラコンポーネントは、すべて の形式の周辺コントローラに対して普遍的な特性を有し、かつ周辺従属基板回路 に接続された、共通フロントエンド制御回路から構成されている。その周辺従属 回路は、特定の周辺端末装置の特性を取扱うように特定化されている。

この開示は同様に、１つまたはそれ以上の磁気テープ装置に接続するテープ制御 装置（ＴＣＵ）のような、特定の形式の周辺端末装置を取扱うのに特に適した、 周辺従属回路と対等に動作する共通制御回路または共通フロントエンドを、周辺 コントローラが使用するという点で、上述のシステムの一般的なパターンに従う 周辺コントローラ（データリンクプロセッサ）を使用する。

ｌ吐二」１ この発明は、データ転送ネットワークを含んでいるが、そこでは、データリンク プロセッサとして知られる周辺コントローラが、磁気テープ装置（またはテープ 制′ｎ装置）のような周辺装置と、主ホストコンピュータシステムとの間のデー タ転送動作を管理しかつ制御するために使用され、それによって、データは、２ ５６ワードのブロックのような大きなブロックで、急速に転送される。

データリンクプロセッサは、周辺およびホストシステムの間で転送されるデータ を一時的に記憶するための、ＲＡＭバッファメモリ手段を提供する。この場合、 ＲＡＭバッファは、少なくとも６つのブロックまたはユニットのデータを保持す ることができ、その各々は２５６ワードから構成され、さらに、各々のワードは １６ヒツトである。

（ａ　）周辺装置または主ホストコンピュータのいずれかからデータがしばしば 、ＲＡＭバッファメモリ手段に″シフト″され、さらに（ｂ）ＲＡＩｖｌバッフ ァメモリにおけるデータが、たとえば、磁気テープ周辺装置または主ホストコン ピュータのいずれかにパシフトアウト′°されるような、これらの活動を促進し かつ制御するために、周辺コントローラおよびシステムは、任意の期間中にＲＡ Ｍバッフ７メモリ内に存在するデータの量に関して、ＲＡＭバッファメモリの状 態を知らせるデータを持つことが必要である。

このように、ホストおよび周辺装置の間のデータ転送動作を調整するためのシス テムか開示されており、これによって、周辺コントローラは、ＲＡ　Ｍバッファ のデータの状態にとって適当な、データ転送のためのルーチンを選択するために 、そのＲＡＭバッファに記憶されたデータのブロックを検出する。周辺コントロ ーラは、ブロックカウンタモニタリングシステムを用い、これは、ＲＡＭバッフ ァメモリ手段におけるデータの゛数値ブロックステータス″を周辺コントローラ および主ホストシステムに知らせる。

特に、この発明は、共通フロントエンド（共通制御１１１）回路が、データの挿 入またはデータの引出しのために、ＲＡＭバッファメモリにおける位置をアクセ スするマイクロコード命令を、アドレスレジスタに与えるルーチンを使用するシ ステムについて開示している。２つのアドレスレジスタが存在し、１つは、周辺 装置から取出され７周辺装置に与えられるデータのアドレスのためのものであり 、さらに１つは、主ホストコンピュータから前進させられ／′主ホストコンピュ ータに前進させられるべきデータのアドレスのためのものである。

ブロックカウンタ論理回路は、周辺アドレスレジスタおよびシステムアドレスレ ジスタから入力を受取る。さらに、ブロックカウンタ論理回路へのフリップ７０ ツブ出力は、゛書込″（ホストから周辺へ）または゛°読取″（周辺がらホスト へ）である、データの流れの方向を示している。ブロックカウンタ論理回路は、 ブロックカウンタを制御する２つの出力論理信号を与える。これは、ブロックカ ウンタを、シフトアップされ、またはシフトダウンされるように能動化し、これ によって、内部信号データは、ＲＡＭバッフ７メモリに存在するデータのブロッ クの数を示す。ＲＡＭバッファメモリにおけるデータの総量が一定の数値以下に 下がったときに、所定のパラメータが、信号出力状態をトリガするためにセット される。

邑訓Ｊと直Ｉ２Ｌ乱朋− 第１図は、データ転送システムにバッファメモリ手段の状態を知らせるために使 用される、この開示によるブロックカウンタシステムを示している。

第２図は、周辺装置へのおよび周辺装置からのデータ転送を制御するために、周 辺コントローラと協動するポストコンピュータを示すシステム図である。

第３図は、一定の論理信号およびクロック信号の間で生じる条件に従って、シフ トアップまたはシフトダウンされ得る８ビツトシフトレジスタを示す図である。

第４図は、第１図のブロックカウンタ論理ユニットが、読取または書込動作期間 中に動作するためにどのように構成されているか、およびシフトレジスタをシフ トアップするかまたはシフトダウンするかのいずれかの効果を示す図である。

第５Ａ図は、ブロックカウンタにおける各々のビット位置の重みを示す概略図で ある。

第５Ｂ図は、″“読取”および゛′書込″動作に関して、ブロックカウンタの種 々の“°シフト″関係を示す図である。

゛読取″動作は、周辺磁気テープ装置からデータを取り、さらに、ホストシステ ムへの後の転送のために、ＲＡＭメモリバッファにそれを一時的に記憶する。

°゛書込″動作は、主ホストシステムからデータを取り、ＴＣＵすなわちテープ 制御ｌｌ装置を介して、選択された磁気テープ装置へ引続き転送するために、Ｒ ＡＭバッファメモリに一時的に記憶する。

なシステムの動作 動作を開始するために、第２図のホストシステム１０は、Ｉ１０記述子および記 述子リンクワードを周辺コントローラ（データリンクプロセッサ２０ｔ　）に透 る。Ｉ１０記述子は、実行されるべき動作を特定する。記述子リンクは、経路選 択情報を含み、さらに、実行されるべきタスクを識別し、これによって、レポー トが後に主ホストシステム１０へ送り返されるときに、主ホストシステムは、ど のタスクが含まれたかを認識することができる。Ｉ１０記述子リンクを受信した 後に、データリンクプロセッサ（ＤＬＰ＞は、以下のメツセージレベルインター フェイス状態の１つへの遷移を生じる。

＜ａ　＞　結果記述子：　この状態遷移は、ホストコンピュータ１０から切断さ れることなく、データリンクプロセッサ２０ｔが、結果記述子を直ちに戻すこと を示している。

たとえば、ＤＬＰがＩ１０記述子におけるエラーを検出したときに、この遷移は 用いられる。

（ｂ）　ＤＩＳＣＯＮＮＥＣＴ（切断）：　この状態遷移は、磁気テープ−デー タリンクプロセッサ（ＭＴ−ＤＬＰ）が、このときにはそれ以上の動作を受入れ ることができず、さらに、Ｉ１０記述子および記述子リンクがエラーなしに受取 られたことを示す。この状態はまた、データ転送または結果記述子転送が起こり 得ることを示している。

（Ｃ）　ｌ０ＬＥ（アイドル）：　この状態遷移は、ＤＬＰ２０ｔが、他の正当 なＩ１０動作を直ちに受取ることができ、さらに、Ｉ１０記述子および記述子リ ンクがエラーなしに受取られたことを示している。

動作が完了したときに、ＤＬＰ２０ｔは、主ホストシステムにおける動作のステ ータスを示す結果記述子を戻す。

もしも、ＤＬＰが、Ｉ１０記述子または記述子リンク上でパリティエラーを検出 すれば、あるいはＤＬＰが、それが受信したＩ１０記述子を認識することができ ないならば、そのときは、ＤＬＰは動作の実行を続けることができない。

この場合、ＤＬＰは、１ワード結果記述子をホストに戻す。

他のすべての場合において、ＤＬＰは、２ワード結果記述データリンクプロセツ サ２０ｔは、多重記述子データリンクプロセッサであり、１つのＩ　、、／　Ｏ 記述子を、それが接続される各々の磁気テープ装置に対して待機させることがで きる。そこには、待機されないが、しかしＤＬＰによっていつでも受入れられ得 るいくつかの記述子（テスト／チャネル：テスト／不連続；およびテスト／ＩＤ ）が存在する。テスト／チャネルおよびテスト／中断ＯＰは、その周辺装置に対 し専用される単一の磁気テープ装置に対し待も状態で発生し、さらに、その特定 の磁気テープ装置に対するＩ１０記述子がＤＬＰ内に既に存在することを必要と する。もしも、Ｉ１０記述子が受取られ、かつこの規則を破るならば、ＤＬＰは 、直ちに結果記述子をホストに戻す。

この結果記述子は゛′記述子エラー′″および“不正確な状態″を示す。

援用された特許において既に論じられているように、ＭＴ−ＤＬＰは、ポストか ら゛切断″されたときに、以下のステータス状態（ＳＴＣ）遷移を利用する。

５ＴＣ＝３から５ＴＣ＝１　アイドルから切断これは、Ｄ　Ｌ　Ｐが待ち状態に あるＯＰを処理しようと試みていることを示している。

５ＴＣ＝１から５ＴＣ＝３　切断からアイドルこれは、ＤＬＰか、新しいＩ１０ 記％子を受取る準備ができていることを示している。

５ＴＣ＝３から５ＴＣ＝５　アイドルから送信記述子リンク これは、ＤＬＰがＯＰを実行しており、さらに、ＤＬＰがホストコンピュータへ のアクセスを要求していることを示している。

５ＴＣ＝１から５ＴＣ＝５　切断ケら送信記述子リンクこれは、ＤＬＰがＯＰを 実行しており、さらに、Ｄ　Ｌ　Ｐかホストコンピュータへのアクセスを要求し ていることを示している。

ＤＬＰステータス状態は、Ｓ王Ｃ＝ｎのような短縮された表示法で表わされ得る 。

Ｉ１０動作を完了したときに、データリンクプロセッサは、結果記述子を形成し 、これをホストシステムへ送る。

この記述子は、結果ステータスワードにおいて、テープ制御装置５　Ｑ　ｔｃに よってＤＬＰへ送信された情報およびＤＬＰ内で発生した情報を含んでいる。こ の結果記述子は、要求された動作の実行を試みた結果を表わしている。

記述子管理 ＤＬＰ２ｏｔおよびホストシステム１０の間の１へての通信は、上述の援用され た特許にａ５いて説明されたように、標準的なりＬＰステータス状態によって制 御される。これらのステータス状態は、順番に転送されるべき情報を能動化する 。ホストコンピュータ１０がＤＬＰ２０ｔに接続するときに、ＤＬＰは、２つの 異なる状態：（ａ〉新しい記述子を受取る準備が完了している、または（ｂ）使 用中のうちの１つの状態にあることができる。

５ＴＣ＝３　（アイドル）にあるときに、ＤＬＰは、新しいＩ１０記述子を受取 ることができる。５ＴＣ＝１　（切断）または５ＴＣ＝５　（送信記述子リンク ）にあるときに、ＤＬＰは、使用中であり、既に転送された動作を実行する。

ＤＬＰが、［１０記迷子と、即座に注目することを必要としない記述子リンクと を受取るときに、ＤＬＰは、その記述子待ち状態に記述子を記憶する。ＤＬＰは その後、ホストシステムから他のＩ１０記述子を受取ることができる。

１つまたはそれ以上の待ち状態にあるＩ１０記述子を発生した後に、ホストシス テム１０がＤＬＰ２０ｔがら゛′切断″されたときに、ＤＬＰは、その記述子待 ち行列のサーチを開始する。このサーチは、ＤＬＰの注意を必要とするＩ１０記 述子をＤＬＰが見出すまで、あるいは、ホストが付加的なＩ１０記述子を送信す るために“再度接続する”まで続く。もしも、ＤＬＰが、注意を必要とするＩ１ ０記述子を見つけるならば、そして、記述子が、ユニット利用可能ＯＰのための テスト／待も状態、またはユニット利用不能ＯＰのためのテスト／待ち状態のい ずれをも特定しないならば、そのときは、ＤＬＰは、ホストがまだ“切断″され ていることを確認する。もしもこれらの条件を満たすと、ＤＬＰは、５ＴＣ＝１ 　＜切断）となり、記述子の実行を開始する。〜旦ＤＬＰが５ＴＣ＝１になると 、その後は、開始された動作が完了され、かつ結果記述子がポストにもどされる まで、ホストからそれ以上Ｉ　／’　Ｏ記述子は受取られない。

ＤＬＰは、回転ベース上でその記述子持ち行列をサーチする。サーチの順番は、 １つまたはそれ以上の新しいＩ１０記述子の受信によっても、また動作の実行に よっても行なわれない。これは、ＤＬＰの活動に関係なく、すべての待ち状態に ある記入項目が順番に取入れら蛛、かつすべてのユニットが等しい優先順位を有 することを意味する。

クリアされたときに、ＤＬＰは、周辺装置に対して進行状態にあるすべての動作 を停止し、かつすべての待ち状態にあるＩ１０記述子を無効にし、かつステータ ス５ＴＣ＝３（アイドル）に戻る。

ＤＬＰ−データバッファおよび一一タ　゛、ＤＬＰのデータバッファ２２（第１ 図）は、゛循環”方式で使用される、６ブロツクのデータのための記憶手段を提 供する。６ブロツクの各々は、最大で５１２バイトのデータを保持する。データ は、１ブロツクずつ、バッファ２２を介してホストシステムへ転送され、または ポストシステムから転送され、その後（縦方向パリティワード（ＬＰＷ）が続く 。データは、特定の動作のためのデータの最後のブロックを除いて、常に全ブロ ック（５１２バイト）で転送される。この最後のブロックは、特定の動作によっ て要求されるように、５１２バイト以下となり得る。

第１図に示されるように、（後述の）論理回路は、任意の瞬間においてバッファ ２２に存在するデータのブロック数を登録する、ブロックカウンタに情報を与え るために使用される。全バッファ、または空白バッファ、またはブロック数”ｎ ”のような、一定の条件が生じたときに、カウンタ３４Ｃは、共通制御回路ユニ ット１０ｃに信号を送るフリップフロップ３４ｅをトリガするためにセットする ことができ、ホスト１０にデータを転送するかくホストを再度接続した後に）、 またはホスト１０からデータを得てバッファ２２へ転送するかのいずれかのため に必要なルーチンを開始し：あるいは、ユニット１０ｃは、データの受信または データの伝）Ｘのために、ＤＬＰ２０ｔを周辺装置（テープ制御装置５０ｔのよ うな）に接続する準備を行なうことができる。

書込動作期間中に、ブロックカウンタ３４Ｃは、ホストシステム１０から受取ら れたデータのブロック数を計数する。ＤＬＰが一旦６つのバッフ１を受取ると、 データリンクプロセッサはホストシステムから゛切断″され；または、ポストシ ステムからの“終了″コマンドを受取るときに切断する（終了は、Ｉ　、／　Ｏ 動作全体に対する書込データの終り″を示す）。ホストから切断した後に、デー タリンクプロセッサは、周辺テープ制御装置（ＴＣＵ５０ｔＣ）に接続する。デ ータリンクプロセッサおよび°テープサブシステムの間で適正な接続が一旦確立 されると、データリンクプロセッサは、論理回路を活性化し、テープ制御装置５ ０ｔｃに、データ転送に用いるＤＬ、Ｐ　ＲＡＭバッファ２２を直接アクセスさ せる。

データリンクプロセッサが、１ブロツクのデータをテープ制御装置に伝送した後 に、データリンクプロセッサは、゛′ポール要求″によって、ホストシステムへ の“再接続”を試みる（ホスト１０が動作を“終了シていない限り）。

この再接続か一旦確立されると、ホストは、追加のデータをデータリンクプロセ ッサに転送する。この転送は、６ブロツクのＲＡＭバッファメモリ２２が再び満 たされ（テープ制御装置へ転送される過程にあるバッファは、この手順の間は満 たされているものと考えられる）、あるいはホスト１０が“終了″コマンドを送 信するかのいずれかに至るまで続く。データリンクプロセッサ２０ｔおよびテー プ制御装置５０［Ｃの間のデータ転送動作は、ホスト１０およびＤＬＰ２０ｔの 間で（バッファ２２を介して）生じるホストデータ転送と同時に続く。

もしも、ＤＬＰが、たとえば３ブロツクのデータをテープ制御装置５　Ｑ　ｔｃ に伝送する前に、データリンクプロセッサが良好にホストに再接続していなけれ ば、データリンクプロセッサは、第１図のデータリンクインターフェイス２０１ 上に゛緊急要求″をセットする。もしも、ＤＬＰが、テープ制御装置に伝送する ために残っている１ブロツクのデータのみを有する以前に、゛緊急要求″が良好 にサービスされなりれば、データリンクプロセッサは、フリップフロップ３４ｅ から回路１０Ｃへの信号によって“ブロックエラー″状態をセットする。これは 、結果記述子において°゛ホストアクセスエラー″じてホストシステムに報告さ れる。

任意のＩ１０動作に対するデータの最後のブロックは、マイクロコード制御下に 、テープ制御装置５０ｔｃに直接転送される。゛読取″動作明間中に、データリ ンクプロセッサはまず、テープ制御装＠５０ｔｃに接続しようと試みる。

良好な接続が一旦完了すると、データリンクプロセッサは、論理回路に、テープ サブシステムからのデータの受信を開始させる。データリンクプロセッサが一旦 ２ブロックのデータを受取るとくまたは、その全長が２ブロツク以下のときＤＬ Ｐが一旦動作からのすべてのデータを受取ると）、データリンクプロセッサ【よ 、゛ポール要求″を用いてホストへの接続を試みる。データリンクプロセッサは 、同時にこのホスト接続に影響を及ぼす一方で、テープデータの受信を続ける。

もしも、４ブロツクのデータがＤＬＰ　ＲＡＭバッファ２２に存在する以前に、 ホストが゛ポール要求″に応答しなければ、データリンクプロセッサは、データ リンクインターフェイス２０１上にパ緊急要求″をセットする。もしも、６つの ＲＡ〜１バッファのすべてが満たされる前に、ホストシステムへの接続が実行さ れなければ、そのときは、データリンクプロセッサは、結果記述子において“ホ ストアクセスエラー″をセットする。

ホストシステムが、゛ポール要求″に一旦応答すると、データリンクプロセッサ ２０ｔは、ホストシステム１０へのデータの送信を開始し、一方で、テープ制御 装置５０　ｔｃからのデータの受信を同時に続１する。第２図のホスト１０が、 １ブロツクのデータを受取った後に、データリンクプロセッサは、２つのデータ の全ブロックがホストへ転送されるために残っているかどうかをチェックする。

もしも、そうであれば、ＤＬＰは“ブレーク能動化″を用いる。もしも“ブレー ク能動化″要求が認められると、そのときは、次のデータバッファのホストへの 伝送が発生し続ける。もしも、ＲＡＭバッファ２２において２つの全ブロックの データ以下であれば（上だ・は、゛ブレーク能動化″が拒絶されると）、データ リンクプロセッサは、ホストから切断され、さらに２つの全ブロックのデータが 存在するまで待機する。もしも“ブレーク能動化″が拒絶されると、データリン クプロセッサは、切断後直ちに他の゛ポール要求″を開始する。

データリンクプロセッサがデータ転送を完了したときに、テープ制御装置５０℃ Ｃは、結果段階に入り、さらに、２ワードの結果ステータスをデータリンクプロ セッサ２０ｔに送信する。ＤＬＰはその後、この情報と、内部結果フラグとを組 合わせて結果記述子を作り、ＤＩＲはこれをホストに送信する。

好ましい実施４５のｆｌ］ 第２図を参照すると、全体的なシフテム図が示されており、これによって、ホス トコンピュータ１０は、ｌ′Ｏサブシステムを介して周辺装置、ここで（よ子− プん１ｊ興装置５Ｑｔｃとして例示されている装置に接続するっこのテープ制り １１装置（Ｔ　ｅ　ｌ−１＞　ｊよ、複数の磁気テープ装＠（Ｎ４ＴＩＪ）端末 装量への接続を管理するために用いられる。、援用されてここに含まれた上述の 特許における説明によると、■、／○サブシステムは、ディストリビューション 制御回路２００ｄおよびデータリンクインターフェイス２０Ｉのような伯の接続 およびディストリピコ−ジョン回路にカ■えて、１つまたはそれ以上の周辺コン トローラをサポートする、ベースモジュールから構成されている。周辺コントロ ーラ２０ｔは、共通フロントエンド回路１０Ｃと、この場合は、８０ｐ、および ８０ｐ２として指定された２つの周辺従属ボードから構成されるように示された 周辺従属回路とから構成されるように、モジュラの形式で示されている。

このネットワークの状態において、テープ上に記録するＩζめに、主ホストコン ピュータからのデータが、磁気テープ装置のような周辺装置上へと転送されるこ とがしばしば望まれる。これは、５０［Ｃのような周辺テープ制御ＪＩ装置ＴＣ （、！を介して実行されろＣ置床に、磁気テープ装置かＩうのデータがホストコ ンビコータによって読取られるように、テープ副側ユニットを介して通過ぎゼら 机ろことがしばしげに望まれているっこのように、データは、双方向性、すなわ ち、東ットワークの活動にお（′ｌる異なる時間において２つの方向に転送され る。

基本的なモニタリング４５よび１ｉｌｌ　’３０装買は、データリンクプロセッ サ２０ｔであり、それは、ホストコンビコータの１寺定のコマンドに上って開な 合されたとぎに、所望のデータを所望の方向に転送するための準備をする。

第１図に示されているように、ＰへＮ、・１バツフア２２は、周辺装置および主 ホストコンビコータの間で転送されるデータを一時的に記憶するために使用され るっ好ましい実施例において、このＲへＭバッファは、少なくともデータの６つ の゛ブロック″を記憶することができ、さらに各々のブロックは２５６ワードか ら構成されている。

再び第１図を参照すると、ブロックカウンタ論理ユニット３３ｃは、周辺アドレ スレジスタｐａおよびシステムアドレスレジスタ３ａとして指名された２つのア ドレスレジフタから入力を受取るために使用されるっこの周辺アドレスレジフタ Ｐａは、データが周）υテープ装置から倹素されるとき、またはデータが周）Ｕ テープデータに送られるときに・必要なアドレスを取扱う。このシステムアドレ スレジスタＳａは、データがホストシステムからバッファ２２へと受取られ、ま たはデータがバッファ２２からホストシステムへと送信されるときに、使用され る。第１図におけるこれらの２つのアドレスレジスタは、第１図の共通フロント エンド回路１０Ｃからマイクロコード信号を介してそれらのアドレスデータを受 取ることがわかる。

ｐａおよびＳａからのアドレスデータ出力は、バッファメモリ内の所望の位置を アドレスするために、ＲＡ　Ｎ、’ｌバッファ２２に与えられる。さらに、ブロ ックカウンタ論理ユニット３３　ｃは、読取−書込フリップフロップ３３ｆから の読取／書込制御信号にカロえて、周辺アドレスレジスタから゛Ｐキャリイ（ｃ ａｒｒｙ　）　”として示される１つの入力を受取り、さらにシステムアドレス し′ジスタがら他方の入力゛Ｓキャリイ″を受取る。このフリップフロップ３３ ｆは、周辺コントローラ共通フロントエンド装置１０Ｃからのマイクロコード信 号によって制御される。ブロックカウンタ論理ユニット３３Ｃは、ＯＲゲートＧ 、およびＧ、に与えられる、第１の論理信号ＬＳ、および第２の論理信号ＬＳ。

を供給する。これらのゲートはまた、共通フロントエンドカード１０Ｃのマイタ ロコードからの付加的な入力を有し、これらの入力は、診断もしくは他の制御の 目的で、ＬＳ、およびＬＳｏ信号をシミュレートするために使用され得る。この ＯＲゲートは、Ｓｌおよび３　ｇで示された２つの出力信号を供給し、これらの 信号は、ブロックカウンタ３４ｃに与えられる。第３図に示されるように、ブロ ックカウンタを゛シフトアップ″または“シフトダウン″または゛′シフトしな い″のいずれかにする条件を提供するために、クロック信号の立ち上がり時ごと に、出力信＠Ｓ　およびＳ。が組合わされるっ 第３図を参照すると、第１図のブロックカウンタ３４Ｃの使用を説明する概略図 が示されている。

第３図を参照すると、第３図の矢印によって示されるように、クロック信号がち ょうどその゛立ち上がり″状態にある選択されたポイントにおいて影響を受ける ８ビツトシフトレジスタが概略的に示されている。シフトレジスタの最も左側の 概略図を参照すると、ＲへＭバッファ２２が、データの２つの全ブロックでロー ドされたことを示す、２つの１″が存在することが示されている。時間Ｔ、にお いて、“シフトしない′″が生じ、かつ２つの“１″がシフトレジスタに留まる というような状態にあることがわかる。

時間Ｔ２においては、“シフトアップ″′となり、かつシフトレジスタは、”　 １　”信号を伴なう３つのビットを有している。時間Ｔ３においては、゛シフト ダウン″信号となり、さらに、シフトレジスタは、２つのビット位置が１″を含 むように戻される。時間Ｔ４においては、“シフトアップ″となり、さらにシフ トレジスタは、”　１　”信号を示す３つのビット位置を有しているが、それは 、その瞬間においてバッファ２２に存在するデータの３つの全ブロックを示して いる。

第４図を参照すると、全体的な動作状態を示ずために、ブロックカウンタ論理ユ ニット３３Ｃが構成される図が示されている。したがって、第４図に示されるよ うに、°゛読読取状状態中ＳキャリイおよびＰ−！：ヤリイの状態は、Ｓキャリ イおよびＰキャリイが同一であるとき　すなわち、それらが双方とも○であり、 あるいはそれらが双方とも１であるときに、シフトまたは変化か起こらないこと を示している。

しかしながら、ＳキャリイがＯ″であり、かつＰキャリイが１″に等しいときに 、アップシフトとなり、一方で、もしもＳキャリイか′１″であり、かつＰキャ リイがＩＩ　ＯＩＩであれば、パ読取″動作明間中にダウンシフトとなる。

第４図を参照１−ると、″書込″動作明間中において、ＳキＶリイおよびＰキャ リイが再度互いに等しくなるとき（双方ともに”　ｏ　”または双方ともに”　 １　”　）　、シフトレジスタには変化またはシフトは起こらない。しかしなが ら、ＳキャリイがＯ″に等しく、かつＰキャリイが“１″に等しいときに、この 状態においてダウンシフトとなり、さらにＳキャリイか“１″に等しく、かつＰ キャリイが”　ｏ　”に等しいときに、アップシフトとなる。

ＲへＮ・１バツフア２２（”読取“′動作）に与えられるために磁気テープ装置 からデータが取出されているときに、ブロックカウンタがこの場合はシフトダウ ンする主ホストコンピュータシステムへの転送のためにバッファ２２から取除か れているデータが同時に存在しなければ、ブロックカウンタがシフトアップする という状況を、ブロックカウンタ３４ｃは反映している。したがって、ブロック カウンタの数値状態は、バッフ１２２から出ていったデータの数とバッファ２２ に入ってきたデータの数との差を示すことになる。

第４図を参照すると、もしが、″」込″動作となれば、これは、データが磁気テ ープ装置へと書込まれるべきであるということを判断する。その後、ｍ５テープ 装置に向かってＲへ〜１バッファからデータが取除かれるにつれて、ブロックカ ウンタはシフトダウンするが、もしも、より多くのデータが主ホストコンピュー タからＲＡＭバッファ２２へと転送されれば、ブロックカウンタはシフトアップ される。したがって、種々のピッ１〜位置における“１″の配置は、任意の期間 中において、取り入れられたデータブロックに対する取出されたデータブロック の流動的な差をもたらす。

第４図を参照すると、ブロックカウンタ論理ユニット３３Ｃにおいて使用される 論理を示すいくつかの論理方程式％式％ 以下の論理方程式において、−にはへＮＤ論理演詩を示し、一方で、本はＯＲ論 理演賓を示している。

（ａ　）　もしも信号カウンタＳ、か１′に等しく、かつ信Ｑ３０が“○′′に 等しければ、いわゆる゛′アップ能動化″といねれる状態が発生し、これは、（ 読取＊Ｓ−￥：ヤリイ＊Ｐキャリイ）−１−（書込＊Ｓキャリイ＊Ｐキャリイ） に等しい。

（ｂ）　信号Ｓ、がＯ“に等しく、かつ信号Ｓ。が”　１　”に等しい状態にお いて、これ（ス゛ダウン能動化″と考えられ、さらにこれは、（読取＊Ｓキャリ イ＊ＰキＶリイ）＋（書込＊Ｓキャリイ＊Ｐキャリイ）に等しい。

（ｃ　）　信号Ｓ、が”　ｏ　”に等しく、かつ信号Ｓ９が“０″に等しい状態 において、゛変１ヒヒない′と呼ばれる状態が起こる。これは、（読取＊ＳＳキ ャリヤ２ドＰキヤリイ＋（書込；トＳキャリイ＊Ｐキャリイ）に等しい。

（ｄ）”ホストアクセスエラー″、またはＨｅとして知られる状態は、第１図の フリップフロップ３４ｅをセットする（これはまた、ブロックカウンタエラーと も呼ばれる）。したがって、ホストアクセスエラー信号またはブロックカウンタ エラー信号は、 Ｈｅ　＝　（読取＊６全ブａツク（ＢＬＫＦｔＪＬ＞　）＋　（書込＊１全ブロ ック＜ＢＬＫＦＩＪＬ））の結果である。

したがって、読取動作においては、全ＲＡ、　Ｍバッファ（６つのデータのブロ ック）は、エラー状態を信号で知らせる。

同様に、書込動作において、データのブロックに残る信号（１）は、エラー状態 をトリガする。

第５Ａ０図を参照すると、ブロックカウンタ３４Ｃの概略図が示されており、一 連のビット位置に１°′が存Ｔｉするときに、それは、データのブロックかいく つＲへｌｖｌベツファ２２（第１図）に存在しているかを示すものであるという ことを表わしている。

たとえば、ヒツト位置１．２，３．４の各々に″“１″が存在するときに、これ は、データの“４つのブロック″がＲへＮ１２２に存在すること佇示１−でいる 。各々の″ブロック″は、２５６ワード（８ヒツトごとに５１２バイト）から構 成されている。

第５Ｂ図において、図は“読取″動作期間中における以下のことを示している。

（ａ）Ｐキャリヤが（周）ＴＬテープからバッファメモリ２２へ転送されるデー タを）増大させるにつれて、ブロックカウンタ３４Ｃは゛シフトアップ″シ、バ ッファが“ロード″されてＩＡることを示す。

（１））Ｓキャリヤが（主ホストシステムに転送されるバッファメモリからのデ ータを）増大さすにつれて、ブロックカウンタ３４ｃは″シフトタウン″シ、バ ッファメモリが゛空白″にされていることを示す。

第５Ｂ図において、″書込″動作について説明している。

＜ｃ＞　５−ｔｔリイが（主ホストシステムからバッファメモリにロードされる データを）増大さすにつれて、ブロックカウンタ３４Ｃは゛′シフトアップ″シ 、バッファにお（→るデータのブロックの数を示す。

（ｄ）Ｐキャリヤが（周辺テープ装置への転送のためにアンロードされているバ ッファにおけるデータを）増大さすにつれて、ブロックカウンタ３４ｃは“シフ Ｉ〜ダウン″し、そしていくつのデータがバッファ２２に残されているかを示す 。

第５Ｂ図において、“読取゛′動作中に、ブロックカラン’７３４Ｃの６番目の ビ・ソトイ装置に１″が現われたときに、フリップフロップ回路３４ｅ　（第１ 図）は“セット″され、さらに、主システムに゛アクセスエラー″状態を知らせ る信号を共通フロントエンド回路１０Ｃに与える。これは、主ホストシステムが 十分に素早くデータを受取ることがてきないという点で、バッファメモリ２２が ゛過充填”されたことを意味する。

゛書込″動作中に、バッファメモリ２２がホストシステムからデータの６つのブ ロックを受取り、さらに第１のビット位置（１Ｂ　Ｌ　Ｋ　Ｆ　Ｕ　Ｌ　）が１ １０８＋になったときに１．これは、バッファメモリが完全にアンロード（クリ ア）され、さらにその後フリップ７０ツブ３４ｅが、ホストからより多くのデー タが要求されていることを共通フロントエンド回路１０Ｃに信号で知らせる。よ うにセットされることを示している。これは、ホストがＲＡ、　Ｍバッファ２２ にデータを十分に素早くは与えないことを示している。

ＲへＭバッファメモリに存在する通過データの状態に応答する、およびそれによ って、ＲＡ〜１バッファ手段に与えられあるいは取出されるデータの同時の流れ があるときに、周辺装置および主ホストコンビコータの間で転送されるデータの ブロックをモニ々することが可蛯な、データ転送の制御のためのシステムについ て説明された。

ここでの開示は、上述のシステムの１つの実施例について説明しているが、上述 のシステム（ま、これに制限されることなく、むしろ、以下の請求の範囲に規定 されるようなこれらのすべてのシステムを含むものと考えるべきである。

ＦＩＧ、２゜ ＦＩＧ、４゜ ＦＩＧ、５Ａ。

ＦＩＧ、５Ｂ。

国際訓査報古

Claims (1)

【特許請求の範囲】
1. １．　周辺コントローラを介して主ホストコンピュータおよび磁気テープ周辺装 置の間でデータが転送され、前記周辺コントローラは、前記ホストコンピュータ からのコマンドによって開始され、データ転送動作を実行し、かつ前記周辺コン トローラは、マイクロコード命令を順序付けるための共通制御回路装置と、前記 テープ周辺装置を管理するための周辺従属回路装置とを含むネットワークにおい て、データ転送動作を調整するためのシステムであって、（ａ　）　転送される データのアロツクを一時的に記憶するための、前記周辺コントローラにおけるバ ッファメモリ手段を含み、前記バッファメモリ手段は、前記テープ周辺装置およ び前記ホストコンピュータへの接続のチャネルを有し、 （ｂ）　前記バッファメモリ手段に存在するデータのブロック数を示すために情 報データを与える、前記周辺従属回路装置におけるステータス手段と、 ＜Ｃ＞　前記ステータス手段に接続ぞ゛れ１、かつ前記共通制御回路装置にステ ータス信号を与えるように機能する信号出力手段とをさらに含む、システム。 ２、　前記ホストシステムは、主ホストコンピュータからデータを転送するため に、前記周辺コントローラへの書込動作コマンドを開始し、かつ前記共通制御回 路装置は、前記ホストコンピュータから前記バッファメモリ手段へデータを転送 するためのルーチンを特徴する請求の範囲第１項記載のシステム。 ３、　前記ステータス手段は、 （ａ）　前記バッファメモリ手段内で受取られたデータのブロック数をカウント してシフトアップするシフトレジスタ手段を含む、請求の範囲第２項記載のシス テム。 ４、　前記バッファメモリが、前記ホストコンピュータからのデータのブロック で満たされるときに、前記シフトレジスタが前記信号出力手段に、前記共通制御 回路装置への情報データを通過させ、かつ、 前記共通制御回路装置は、前記ホストコンピュータを前記バッファメモリ手段か ら切断する、請求の範囲第３項記載のシステムっ ５、　前記ホストコンピュータの切断後に、前記共通制御回路装置は前記周辺テ ープ装置を前記バッフツメモリ手段に接続する、請求の範囲第４項記載のシステ ム。 ６、　前記周辺テープ装置を前記バッファメモリ手段に接続したときに、前記共 通制御回路装置は、前記バッファメモリ手段から前記周辺テープ装置へのデータ の転送を特徴する請求の範囲第５項記載のシステム。 ７、　前記シフトレジスタは、データのブロックを前記バッファメモリ手段から 前記周辺テープ装置へ取除く度に、シフトダウンする、請求の範囲第６項記載の システム。 ８、　前記シフトレジスタが１ブロックカウン１−ずつ減少するときに、前記信 号出力手段は、前記共通制御回路に情報を通過させ、それを前記主ホストコンピ ュータに再度接続させ、前記バッフツメモリ手段へのより多くのデータ転送を特 徴とする請求の範囲第７項記載のシステム。 ９、　前記ホストシステムは、前記周辺テープ装置から前記バッファメモリ手段 へデータを転送するために、前記周辺コントローラへの読取動作コマンドを特徴 する請求の範囲第１項記載のシステム。 １０、　前記ステータス手段は、 （ａ）　前記周辺テープ装置から前記バッファメモリ手段によって受取られたデ ータのブロックごとに１ユニツトシフ１アツプするように動作するシフトレジス タ手段を含む、請求の範囲第９項記載のシステム。 １１、　前記シフトレジスタ手段が２ブロツクのデータが受信されたことを示す ときに、前記信号出力手段は、前記共通制御回路装置に信号を与え、前記バッフ ァメモリ手段を前記主ホストコンピュータに接続させる、請求の範囲第１０項記 載のシステム。 １２、　前記周辺テープ装置から前記バッファメモリ手段へ、および前記バッフ ァメモリ手段から前記主ホストコンピュータへデータが同時に転送される、請求 の範囲第１１項記載のシステム。 １３、　前記シフトレジスタは、前記バッファメモリ手段によって受取られたデ ータのブロックごとにシフトアップし、かつ前記シフトレジスタは前記主ホスト コンピュータに転送されたデータの７０ツクことにシフトダウンする、請求の範 囲第１２項記載のシステム。