JPS60500642A - 周辺同期デ−タ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 周辺同期データ転送システム １１１１艷 この発明はデータ転送が磁気テープ周辺端末装置とメインホストコンピュータと の間で行なわれるシステムに関し、そこにおいては周辺コントローラを含む中間 Ｉ１０サブシステムが用いられてデータ転送のハウスキーピング任務を実行する 。

及ｔｎｏ＊＊ 技術開発の続いている領域は、メインホストコンピュータシステムと１またはそ れ以上の周辺端末装置との間のデータの転送を含む。このために、メインホスト コンピュータのモニタリングおよびハウスキーピングの問題を緩和し、かつ周辺 端末装置を制Ｍする責任を確実にし、かつ周辺端末装置とメインホストコンピュ ータシステムとの間で起こるデータ転送動作のＩ！ｌ１ＩＩｌ］をモニタするた めに用いられるＩ１０サブシステムが開発されてきた。

［データリンクプロセッサ」として知られる周辺コントローラを用いるそのよう なＩ１０サブシステムの特定の実施例が開発され、それによってメインホストコ ンピュータからの開始命令が１つまたはより多くの周辺装置とのデータ転送動作 を処理する周辺コントローラに対し送られる。

これらのシステムにおいて、メインホストコンピュータはまた［データリンクワ ードＪを与え、「データリンクワード」は周辺コントローラに対し開始された各 タスクを識別する。タスクの完了の後、周辺コントローラはメインホストコンピ ュータに特定のタスクに含まれる完了、未完了、または問題に関する結果／ディ スクリブタワードを通知する。

これらのタイプの周辺コントローラは、本願発明の譲受人に発行された多（の特 許に開示されており、それらの特許を以下に掲げることによってこの記載に含め ることにする。

発明者り、　Ａ、　Ｍｉｌｌｅｒｓ、　ＩＩ、名称「中央処Ｂｌ装置＃ヨび入出 力サブシステムに対するモジュラプロセッサコントローラに対しインターフェイ スを与えるインターフェイスシステムｊ、１９７８年８月８日に発行された米国 特許第４．１０６．０９２号。

発明者り、　ｊ、　ＣｏＯ’ｒ＋およびＤ　、　Ａ　、　：Ｖｉ　！１ｆｅｉ’ ｓ、Ｉｆ　、名称「入出力サブシステムのためのモジュラブロック装ＭＪ、１９ ７８年２月１４日に発行されＩＣ米国特許第４，０７４゜３５２号。

発明者り、Ｊ、Ｃｏｏｋおよびり、　Ａ、　Ｍｉｌｌｅｒｓ、　Ｉ、名称［入出 力サブシステムのためのインテリジェント入出力インターフエイスＩＩＩＩ＠装 置、１．１９７９年７月２４日に発行された米国特許第４．１６２．５２０号。

発明者り、Ｊ、Ｃｏｏｋおよびり、△、　Ｍｉｌｌｅｒｓ、　ｌ　１名称「ディ ジタルデータ処理システムのための入出力サブシステムＪ、１９８０年２月１９ 日に発行された米国特許第４．１８９，７６９号。

発明者に、Ｗ、３ａｕｎおよびＪ、　Ｇ、　３ａｕｎｄｅｒｓ　、名称［磁気テ ープデータ転送システムのためのデータリンクプロセッサＪ、１９８１年７月２ １日に発行された米国特許第４，２８０．１９３号。

発明者に、Ｗ、Ｂａｕｎおよびり、　Ａ、　Ｍｉｌｌｅｒｓ、　ｌｌ　、名称「 データリンクプロセッサを用いるＩ１０サブシステム」、１９８２年１月２６日 に発行された米国特許第４，３１３．１６２号。

発明者に、　Ｗ、　３ｓｕｎ　、名称［コンピュータに接続された周辺コントロ ーラのための共通フロントエンドコンｔ−ロールＪ、１９８２年３月３０日に発 行された米国特許第４゜３２２．７９２号。

参照によりここに含まれる上述の特許は、メインホストコンピュータと周辺端末 装置との間のデータ転進回路網において用いられる「データリンクプロセッサＪ 、ＤＩＲ。

として知られる形式の周辺コントローラの使用を理解する背景を与える。

上述したＢａｕｎの特許においては、あらゆるタイプの周辺コントローラに対し 汎用的な性質のものでありかつ周辺従属ボード回路と接続される共通フロントエ ンド制御回路からなるモジュラコンポーネントにより構築される周辺コン１−〇 −ラを開示している。周辺従属回路は、特定の周辺端末装置の特質を操作するも のとして詳細に説明されている。

本願発明は、周辺コントローラが、１つまたはより多くの磁気テープ周辺装置と つながるテープ制御装置（ＴＣＵ）のような特定の形式の周辺端末装置を操作す るように特定的に適合された周辺従属回路と協働して働・く共通制御回路または 共通フロントエンドを用いるという点において、上述したシステムの一般的パタ ーンに従う周辺コントローラ（データリンクプロセッサ）を同様に用いるもので ある。

関連発明の参照 本願発明は以下の特許出願と関連している。

１９８２年１１月１６日出願の米国特許出願用４４２゜１５９号、発明者Ｊ、　 Ｖ、　５ｈｅｔｌ］、「データ転送をモニタするだめのブロックカウンタシステ ム］。

１９８２任ｉ２月７巳に出願された米国特許出願用４４７．３８９号、発明者Ｇ 、Ｈｏｔｃｈｋｉｎ　、　Ｊ、　Ｖ、　３ｈｅｔｈおよびＤ　、　Ｊ　、　Ｍ　 ｏｒｔｅｎｓｅｎ、「データ転送ａ　ｆｆ　ヲＷ　整ｔ　ルタめのシステム」。

１９８３年１月１１日に出願された米国特許出願用４５７．１７８号、発明者Ｊ 、　Ｖ、　５ｈｅｔｈおよびり、Ｊ、Ｍｏｒｔｅｎｓｅｎ、「バーストモードチ ータブロック転送システム」。

発明の概要 この発明はデータ転送回路網を含み、そこではデータリンクプロセッサとして知 られる周辺コントローラが用いられて、磁気テープ装置のような周辺装置（テー プ制御装置を介する）とメインホストコンピュータシステムとの間のデータ転送 動作を処理および制御し、それによってデータは２５６ワードのブロックのよう な大きなブロックにおいて急速に転送される。

データリンクプロセッサは、周辺装置およびホストシステムの間で転送されるデ ータの一時的なストレージのためのＲＡＭバッファメモリ手段を与える。この場 合において、ＲＡＭバッファは少なくとも６ブロツクまたはユニットのデータを 保持することができ、その各々は２５６ワードからなり、各ワードは１６ビツト のものである。

（ａ）データが時々いずれかの周辺装置からまたはメインホストコンピュータか らＲＡＭバッファメモリ手段「内へとシフトコされる、および（ｂ）ＲＡＭバッ ファメモリ内のデータがたとえば磁気テープ装置周辺のいずれかに対しまたはメ インホストコンピュータに対し「シフト」される、というこれらのアクティビテ ィを促進し、かつ制御するために、周辺コントローラおよびシステムは任意の時 間期間におけるそこでのデータ存在量に関するＲＡＭバッファメモリ手段の状態 を知らせるデータを持つことが必要である。

したがって、ホストと周辺との間のデータ転送動作を調整しそれによって周辺コ ントローラがＲＡＭバッファのデータ状態に適当なデータ転送のためのルーチン を選択するためにそのＲＡＭバッファにス上アされたデータのブロックを検知す るシステムが開示される。周辺コントローラはブロックカウンタモニタリングシ ステムを用い、ブロックカウンタモニタリングシステムはＲＡＭバッファメモリ 手段内のデータの「ブロック数の状態」を周辺コントローラおよびメインホスト システムに知らせる。

特にこの発明の開示はデータ転送動作に向けられており、そこでは磁気テープ周 辺から始まったデータは周辺テープ制御装置から周辺コントローラのＲＡＭバッ ファ内へと読出される。このことは周辺コントローラ内の論理回路によって達成 され、論理回路はテープ制御ｌｌ装置からクロック同期信号を受けてそれらを用 いてＲＡＭバッファメモリへの転送の前に２つのラッチレジスタを通るデータワ ードの流れを調整する。ラッチレジスタは論理回路によって制御され、論理回路 は２つのラッチレジスタの状態（エンプティまたはフル）に関するステータス情 報を与えるための検知手段を含み、それによってデータ転送の流れは同期されか つ順序付けられた態様で調整され得る。

さらに、周辺コントローラ内の内勤続出および書込制御回路は、データのブロッ クに対する迅速かつ自動的なデータ転送動作を可能とし、それによってデータは 磁気テープ周辺「から読出され」または磁気テープ周辺「へど書込まれる」こと ができ、ＲＡＭバッフ７メモリは一時的ストレージのためのデータおよびホスト システムまたは周辺装置への転送のための出力データを・同時に受けることかで きる。

の、　な脱Ｂ 第１図は、ホストコンピュータおよび磁気テープ周辺端末の間のデータ転送動作 に含まれるエレメントを図示する全体的なシステムである。

第２図は、周辺コントローラの共通制御回路のブロック図であり、共通フロント エンドとも呼ばれる。

第３図は、周辺コントローラの周辺従属回路の第１回路カードのブロック図であ る。

第４図は、周辺コントローラの周辺従属回路の第２回路カードのブロック図であ る。

第５Ａ図は、周辺コントローラに対するテープ制御装置からのデータ転送を同期 化するための回路を示すブロック図である。

第５Ｂ図は、磁気テープ装置から周辺コントローラへのデータを転送するための 自動読出動作の制御のために用いられる論理回路である。

第５Ｃ図は、自動読出論理回路の動作を示す図である。

第６図は自動続出回路のためのランチ論理を示す回路図である。

第７図は、第５Ａ図のラッチ能動機能の動作を示すブロック図である。

第８図は、自動読出およびラッチ回路の使用を示すタイミング図である。

一般的なシステム動作 ８　特表昭Ｇｅｌ−５００６４２（４）動作を開始するため、第１図のホストシ ステム１ｏは、周辺コントローラ（データリンクプロセッサ２０ｔ　）にＩ１０ ディスクリブタおよびディスクリブタリンクワードを送信する。用語ｒＤＬＰＪ は、データリンクプロセッサ（周辺コントローラ２０ｔ）を表わすために用いら れる。

Ｉ１０ディスクリブタは、実行されるべき動作を特定化する。ディスクリブタリ ンクは、経路選択情報を含み、かつ実行されるべきタスクを識別し、それによっ て報告が後にメインホストシステム１０に送り返されるとき、メインホストシス テムはどのタスクが含まれていたかを認識することができる。Ｉ１０ディスクリ ブタリンクの受信の後、データリンクプロセッサ（ＤＬＰ）は後続のメツセージ レベルインターフェイス状態のうちの１つへの移行を行なう。

（ａ　）　結果ディスクリブタ：　この状態遷移は、データリンクプロセッサ２ ０ｔが不ストコンピュータ１０がら切断されることなく直ちに結果ディスクリブ タを返送しているということを示している。たとえば、この遷移は、ＤＬＰがＪ １０ディスクリブタにおいてエラーを検出し７たときに用いられる。

（ｂ）　切断：　この状態遷移は、磁気テープデータリンクプロセッサ（ＭＴ− ＤＬＰ）として示された周辺コントローラ２０ｔがこのときこれ以上の動作を受 入れることができないということ、およびＩ１０ディスクリブタおよびディスク リブタリンクがエラーなく受取られたということを示す。この状態はまた、デー タ転送または結果ディスクリブタ転送が生じ得るということを示す。

（Ｃ）　アイドル：　この状態遷移は、ＤＬＰ２０ｔが他の適当なＩ１０オペレ ーションを直ちに受入れることができるということ、およびＩ１０ディスクリブ タおよびディスクリブタリンクがエラーなく受取られたということを示す。

動作が完了すると、ＤＬＰ２０ｔは結果ディスクリブタを介して、メインホスト システム内のオペレーションの状態を示す。もしＤＬＰがＩ１０ディスクリブタ についてパリティエラーを検出すれば、またはもしＤＬＰがそれが受けたＩ１０ ディスクリブタを認識することができなければ、ＤＬＰはオペレーションの実行 を進めることができない。

この場合には、ＤＬＰはホストに対し１ワードの結果ディスクリブタを返す。他 のすべての場合においては、ＤＬＰは２ワードの結果ディスクリブタを返す。

データリンクプロセッサ２０ｔは、それと接続される各磁気テープ装置に対し１ つのＪ、１０デイスクリブタをキューイングすることができるマルチプルディス クリブタデータリンクプロセッサである。キューされないがいつでもＤＬＰによ って受入れられ得るある種のディスクリブタ（テスト／キャンセル；テスト／中 断；およびテスト／ＩＤ）が存在する。テスト／キャンセルおよびテスト／中断 オペレージコンは、その周辺装置゛に対し専用化されたキューに　０ おける単一磁気テープ装置に対し発行され、かつその特定の磁気テープ装置に対 するＩ１０ディスクリブタが既にＤＬＰ内に存在することを必要とする。もしＩ １０ディスクリブタが受けられかつこの規則を破っておれば、ＤＬＰは直ちにホ ストに対し結果ディスクリブタを返す。この結果ディスクリブタは、「ディスク リブタエラー」および「誤り状態」を示す。

参照特許において上述したように、Ｍ　Ｔ　−Ｄ　Ｌ　Ｐホストから「切断コさ れるとき以下のステータス状態（ＳＴＣ）遷移を利用する。

５ＴＣ＝３ないし５ＴＣ＝１　アイドルないし切断これはキューされたＯＰをＤ ＬＰが処理しようとしていることを示す。

５ＴＣ＝　１ないし・５ＴＣ＝３　切断ないしアイドルこれはＤＬＰが新たなＩ 　、／’　Ｏディスクリブタを受入れるよう準備されたということを示す。

８ＴＣ＝３ないし８ＴＣ＝５　アイドルないし送信ディスクリブタリンク これはＤＬＰがＯＰを実行しているということ、およびＤＬＰがホストコンピュ ータに対するアクセスを必要とするということを示す。

５ＴＣ＝１ないし５ＴＣ＝５　切断ないし送信ディスクリブタリンク これはＤＬＰがＯＰ、を実行しているということ、およびＤ１１ Ｌ　Ｐがホストコンピュータに対するアクセスを必要とするということを示す。

Ｄ　Ｌ　Ｐステータス状態は、５ＴＣ＝ｎのような短縮化された表示法で表示さ れ得る。

Ｉ１０オペレーションの完了により、データリンクプロセッサは結果ディスクリ ブタを形成しホストシステムに対し送信する。このディスクリブタは、テープ制 御装置５０ｔｃによってＤ　Ｌ　Ｐに対し結果ステータスワードにおいて送られ る情報を、およびＤＬＰ内において発生される情報を含む。この結果ディスクリ ブタは、所望のオペレーションを実行しようとする試みの結果を表わす。

ディスクリブタ管理 ＤＬＰ２０ｔとホストシステム１０との間のすべての通信は、上述した参照特許 において述べられた標準ＤＬＰステータス状態によって制御される。これらのス テータス状態は、順序圧しい態様で情報が転送されるのを可能にする。

ホストコンビコータ１０がＤＬＰ２０ｔと接続されると、ＤＬＰは２つの別個の 状態、（ａ）新たなディスクリブタを受けるのにレディ、または（ｂ）ビジーの いずれか１つの状態であり得る。

５ＴＣ＝３　（アイドル）にあるとき、ＤＬＰは新たなＩ１０ディスクリブタを 受入れることができる。５ＴＣ＝１〈切断）または５ＴＣ＝５　（送信ディスク リブタリンク）にあるどき、ＤＬＰは前に転送されたオペレーションを実行する のにビジーである。

ＤＬＰが直ちに注意を必要としないディスクリブタリンクおよびＩ１０ディスク リブタを受けると、ＤＬＰはディスクリブタをそのディスクリブタキューにスト アする。ＤＬＰは次に、ホストシステムから次に他のＩ１０ディスクリブタを受 けることができる。

１つまたはより多くのキューされたＩ１０ディスクリブタを発行した後ホストシ ステム１０がＤＬＰ２０ｔから「切断」されると、ＤＬＰはそのディスクリブタ キューのサーチを闇ｔＩｆ３する。このサーチは、ＤＬＰがＤＬＰの注意を要す る■／○ディスクリブタを発見するまで、またはホストが付加的なＩ１０ディス クリブタを送るために「再接続」されるまで続けられる。もしＤＬＰが注意を必 要とするＩ１０ディスクリブタを発見すれば、かつもしディスクリブタが装置が 利用可能なＯＰに対するテスト／′待機または装置が利用できないＯＰに対する テスト／持機のいずれも特定化しなければ、ＤＬＰはホストが未だ「切断」され ていることを確める。もしこれらの状態に合えば、ＤＬＰは５ＴＣ＝１　（切断 ）に移行し、ディスクリブタの実行を始める。一旦ＤＬＰが５ＴＣ＝１に移行す ると、始められたオペレーションが完了してしまいかつ結果ディスクリブタがホ ストに送り返されるまでさらに別の■／○ディスクリブタはホストから受入れら れない。

ＤＬＰは、循環基数によりそのディスクリブタキューを　３ サーチする。サーチの順序は、１つまたはより多くの新たなＩ１０ディスクリブ タの受信によって、またオペレーションの実行によっても乱されることはない。

このことは、すべてのキューされたエントリがＤＬＰアクティビティと無関係で ありかつすべての装置が等しい優先順位を有するということを意味する。

クリアされると、ＤＬＰは周辺に対し進行中のすべてのオペレーションを停止し 、かつすべてのキューされたＩ１０ディスクリブタを無効にし、かつステータス ５ＴＣ＝３（アイドル）に戻る。

Ｄ　Ｌ　Ｐデータバッファおよびデータ転送りＬＰのデータバッファ２２く第１ 図）は、「サイクリック」態様で用いられるデータの６つのブロックに対するス トレージを与える。６つのブロックの各々は、最大５１２バイトのデータを保持 する。データはバッファ２２を介して１度に１ブロツクずつホストシステムから またはホストシステムへと転送され、その後を水平パリティワード（ＬＰＷ）が 続く。データは、特定のオペレーションのためのデータの最終ブロックを除いて 、常に一杯のブロック（５１２バイト）において転送される。この最後のブロッ クは、特定のオペレーションによって要求されるかもしれないように、５１２バ イト以下であってもよい。

第３図に示されるように、（この後説明する）論理回路が用いられて、ブロック カウンタ３４Ｃに情報を供給し、４ ブロックカウンタ３４Ｃは任意の時間にバッフ１２２に存在するデータのブロッ ク数をレジストする。フルバッファ、またはエンプティバッファ、またはｒｎＪ 数のブロックのような成る状態が生じると、カウンタ３４Ｇはセットされてフリ ップフロップ３４ｅをトリガすることができ、フリップ７０ツブ３４ｅは共通制 御回路装置１０ｃに信号で合図して（ホストに再接続された後）ホスト１０にデ ータを転送するためにまたはホスト１０からデータを得て（第１図および第２図 に示される）バッファ２２に転送するために必要なルーチンをスタートし、また はさもなければ装置１０Ｃはデータの受信のためまたはデータの伝送のためくテ ープ制御装置５　Ｑ　ｔｃのような）周辺に対しＤＬＰ２０℃を接続するよう配 列を行なうことができる。

ｍ込万ヘレーションの間、フロック刀ワンタ３４ｃ　（第３図）は、ホストシス テム１０から受Ｃプたデータのブロックの数をカウントする。

データリンクプロセッサは、一旦ＤＬＰが６つのバッファを受けるとホストシス テムから「切断」され、またはデータリンクプロセッサはホストシステムからの 「終了」コマンドの受信により切断される。〈終了は、その全１１０オペレーシ ヨンに対する書込データの［エンドＪを示す。）ホストからの切断の後、データ リンクプロセッサは周辺テープ制御装置（ＴＣＵ５０ｔｃ）に接続される。一旦 データリンクプロセッサとテープサブシステムとの間で適当な接１５ 続が確立されると、データリンクプロセッサは、テープ制御装置５ｏｔｃがデー タ転送に用いるためＤＬＰＲＡＭバッファ２２に対し直接アクセスするのを可能 にする論理を能動化する。

データリンクプロセッサが１ブロツクのデータをテープ制御装置に伝送した後、 データリンクプロセッサは（ホス１−１０がオペレーションを「終了」していな い限り）１ポールリクエスト」の手段によってホストシステムと１再接続」する よう試みる。一旦この再接続が確立されると、ホストは付加的なデータをデータ リンクプロセッサに転送する。この転送は、６ブロツクのＲＡＭバッファメモリ ２２が再び一杯になるまで（テープ制御装置への転送の処理にあるバッファはこ の手順の間一杯であると考えられる）、またはホスト］０か「終了ｊコマンドを 送信するまで続けられる。データリンクプロセッサ２０ｔとテープ制御１１装置 ５０［Ｃとの間のデータ転送オペレーションは、ホス１へ１０とＤ　Ｌ　Ｐ　２ ０　ｔとの間で（バッファ２２を介して）起こるホス１〜データ転送と同時に続 けられる。

もしＤＬＰがたとえば３ブロツクのデータをテープ制御装置５Ｑｔｃに伝送して しまう前にデータリンクプロセッサがうまくホストと再接続されな（プれば、デ ータリンクプロセッサは第１図のデータリンクインターフェイス２Ｏｉ上に「緊 急リクエスト」をセットする。もしこの「緊急リクエスト」がＤＬＰがテープ制 御装置に対する伝送のため残１６　特表昭６０−５００６４２　（５）っている ただ１つのブロックのデータを有する前にうまくサービスされなければ、データ リンクプロセッサはフリップ７０ツブ３４ｅから回路１０ｃへの信号によって「 ブロックエラー」状態をセットする。このことはポストシステムに対し、結果デ ィスクリブタにおける「ホス１へアクセスエラー」とし・て報告される。

任意のＩ１０オペレーションに対するデータの最後のブロックは、マイクロコー Ｉ−制御のもとで直接テープ制御装置５０　ｔｃに転送される。「続出」オペレ ーションの間、データリンクプロセッサは最初にテープ制御装置５０１：ｃとつ ながるよう試みる。一旦完全な接続が達成されると、データリクプロセッサはテ ープサブシステムからデータを受入れ始めるための論理を開始する。一旦データ リンクプロセッサか２ブロツクのデータを受けると、（または全長が２ブロツク よりも小さい場合はＤＬＰがオペレーションからすへてのデータを受けると）、 データリンクプロセッサは「ボールリクエスト」を用いてホストと接続するよう 試みる。データリンクプロセッサは、テープデータを受入れ続ける一方、同時に このポスト接続を成し遂げる。

もしホストが４ブロツクのデータがＤＬＰＲＡＭバッファ２２内に現われる前に 「ボールリクエスト」に応答しなければ、データリンクプロセッサはデータリン クインターフェイス２Ｏｉ上に「緊急リクエスト」をセットする。もし６つのＲ ＡＭバッファのすべてが満たされる前にボス］へ７ システムに対する接続が全く成し遂げられなければ、データリンクプロセッサは 結果ディスクリブタ内に「ホストアクセスエラー」をセットする。

−Ｈホストシステムが１ポールリクエスト」に応答すると、データリンクプロセ ッサ２０（はく周辺磁気テープ装置から来る）データをホストシステム１に送り 始め、一方何時にテープ制御装置５　Ｑ　ｔｃからデータを受け続ける。第１図 のホスト１０が１ブロツクのデータを受けた後、データリンクプロセッサは２つ のフルブロックのデータがホストに転送されるように残っているかどうかをチェ ックする。

もしそうであれば、ＤＬＰは「ブレークイネーブル」を用いる。もし［ブレーク イネーブル」リクエストが許可されれば、ホストに対する次のデータバッファの 伝送が続いて起こる。もしＲＡ、　Ｍバッファ２２内に２つのフルブロックより も少ないデータが存在すれば、（または「ブレークイネーブル」が拒否されれば ）、データリンクプロセッサはホストから切断されて２つのフルブロックのデー タが存在するのを待機する。もし［ブレークイネーブル」が拒否されれば、デー タリンクプロセッサは切断の後直ちに他の「ボールリクエスト」を開始する。

データリンクプロセッサがデータ転送を完了してしまうと、テープ制御装置５０ 【Ｃは結果フェーズに入り、データリンクプロセッサ２０【に対し２ワードの結 果ステータスを送る。ＤＬＰは次に、この情報および任意の内部結果）８ ラグを結果ディスクリブタ内に絹入れ、ＤＬＰは次に小ストに対しこの結果ディ スクリブタを送る。

好ましい実施例の説明 第１図を参照すると全体的なシステムのブロック図が示されており、ホストコン ピュータ１ｏはＩ１０サブシステムを通じて周辺装置と接続されており、ここで は図示の目的で周辺装置はテープ制御装置５０ｔｃとして示されている。

このテープ制御装置（ＴＣＵ＞は、複数の磁気テープ装置（ＭＴＵ）周辺との接 続を管理するために用いられる。参照によって含まれる上に引用した特許におい て上述したとおり、Ｉ１０サブシステムは、ディストリごニージョン制御回路２ ０ｏｄおよびデータリンクインターフェイス２０ｉのような他の接続およびディ ストリビューション回路に加えて、１つまたはより多くの種々の形式の周辺ロン トローラを支持するベースモジュールからなってもよい。周辺コントローラ２０ ｔは共通フロントエンド回路１０ｃおよび周辺従属回路からなるものとしてモジ ュラ形式において示されており、周辺従属回路はこの場合においては８０３１お よび８０ｐ２で示される２つの周辺従属ボードからなるものとして示されている 。

この回路状態において、メインポストコンピュータからのデータは磁気テープ装 置のような周辺装置上にテープへの記録のため転送されるということがしばしば 要求される。

このことは、５０ｐｃのような周辺テープ制御装置１ｆＴｃｔＪを１９ 介して行なわれる。同様に、磁気テープ装置からデータがテープ制御装置を通じ てホストコンピュータによって読出されるということがしばしば必要となる。し たがってデータは双方向に、すなわち回路網のアクティビティにおける種々の時 間に２つの方向に転送される。

キーモニタリングおよび制御装置はデータリンクプロセッサ２０ｔであり、デー タリンクプロセッサ２０ｔはホストコンピュータの特定のコマンドによって開始 されて、所望の方向の所望のデータの転送を調整する。

ＲＡＭバッファ２２（第１図および第２図）は、周辺とメインホストコンピュー タとの間で転送されるデータの一時的ストレージのために用いられる。このＲＡ 　Ｍバッファは、好ましい実施例において、少なくとも６「ブロック」のデータ をストアすることができ、その各ブロックは２５６ワードからなる。

磁気テープデータリンクプロセッサ（Ｍ　Ｔ　−Ｄ　Ｌ　Ｐ　＞は、ベースモジ ュール（第１図）のバンクブレーン内の隣接スロット内へ差し込まれる３つの標 準９６チツプ多層プリント回路カードからなる。このシステムのためのベースモ ジュールは、米国特許第４，３２２．７９２号および上に参照した特許において 上述された。

共通フロントエンドカード１０Ｇ（第１図および第２図）は次のものを含む。

（ａ　）　マスク制ｔＩｌ論理 （ｂ）　１Ｋｘ７７ビツトＲＡＭワード（ｃ）　ＤＬＰのオペレーションを順序 づけおよび制御する１　ＫＸ４９ビットマイクロコードＰＲＯＭワード（ｄ　） 　ディストリビューションカード２０ｏｄがらのおよびベースモジュール内のメ ンテナンスカードからのインター７エイスカ−ド 共通フロントエンドカード１００に加えて、２つのＰＤＢまたは周辺従属ボード が存在する。それらはＰＤＢ／１およびＰＤＢ／２として示されており第３図お よび第４図に示されている。これらのＰＣＢは、磁気テープサブシステムに対す る制御信号およびインターフェイスを与える。

ＰＤＢ／１カードは次のものを含む。

（ａ　）　システムおよび周辺ＲＡ　Ｍアドレスレジスタ（ｂ）　２進ＢＣＤア ドレスデコ一ドＰＲＯＭ（ｃ）　ＯｐデコードＦＲＯＭ （ｄ）Ｎウェイマイクロコードブランチ論理（ｅ　）　バーストカウンタ （ｆ）　ブロックカウンタ （ｇ）　ホストアクセスエラー論理 （ｈ）　演算論理装置（ＡＬＵ） 第２固 （ａ）　自動読出論理 （ｂ）　自動書込論理 （Ｃ）　入力（読出）および出力（書込）ラッチ１ （ｄ　）　共通フロン１−エンドＲＡＭ２２の１ＫＸ１７ビツトＲＡＭバッファ 拡張 （ｅ）　テープ制御１１装置５０ｔｃに対するクロック論理（ｆ）　テープ制御 装＠　５　０　ｔｃに対するインターフェイス論理 上に参照した特許において述へたように、周辺コントローラ（データリンクプロ セッサ）内の各カードは「フォアブレーンコネクタを有し、そこを通じてフロン トブレーンケーブルはそれらのカードを相互接続し得る。このカードは、バック ブレーンコネクタでベースモジュールへと接続するスライドインカードである。

ＤＬＰの全３つのカードの頂部の２つのフォアブレーンコネクタは、３コネクタ 、５０ビンフオアブレーンジヤンパケーブルによって相互接続される。共通フロ ントエンドはコネクタおよびケーブルを介して第１ボードｐ　ｏ　Ｂ　、／ｉと 接続され、ボードＰＣＢ／１は第２ボードＰＤＢ／２と他のケーブルおよびコネ クタを介して接続される。このことは、２コネクタ、５０ビンフオアプレーンジ ヤンパケーブルによって行なわれる。

第２ボードＦ）ＤＢ／２上のコネクタからは、インターフェイスパネルボードへ と差込まれるインター７エイスカードに接続される５０の導体ケーブルが存在す る。テープサブシステムＴＣ；Ｕ５’ＯｔＣに対する接続は、このインターフェ イスパネルボードから行なわれる。

共通フロントエンドカード（ＣＦＥ’１０Ｃ）２ 第２図には共通フロントエンドカードの基本ブロック図が示されており、この共 通フロントエンドカードは発明者Ｋｅｎｎｅｔｈ　Ｗ，　３ａｕｎ　、名称「コ ンピュータに接続サレタ周辺コントローラのための共通フロントコントロール」 、米国特許第４．３２２．７９２号において上述された。第２図において１００ として示される共通フロントエンドカードの最上位アイテムは、ＩＫＸ５２ビッ トワードメモリであるＦＲＯＭ１３である。５２ビツトのうちの４９ビツトのみ （奇数パリティピットを含む）が用いられる．、最後の３ビツトは、パリティの ため用いられずまたはチェックされない。

ＦＲＯＭ１３は１に×４ビットチップの１３個のＦＲＯＭチップからなり、それ らのチップは並列に接続されて１に×５２ビットＰＲＯ〜１を形成する。これら 、のＰＲＯ〜１１３の内容は、すべてのＤＬＰ機能を制御するマイクロコードと 呼ばれる。ＡＯ−Ａ９で示されるマイクロコードアドレスラインは、すべての１ ３個のチップに対して並列に配線されている。８メガヘルツクロツク（ＰＲＯＭ ＣＬＫ／）は、ＦＲＯＭ１３からの次の５２ビツトマイクロコードワード出力を マイクロコードレジスタ１４内にラッチする。

共通フロントエンドカード１０ｃは、マイクロコードＰＲＯＭに対するアドレス を発生する論理を含む。また、この論理における成るコンポーネントタームが、 周辺従属ボード上にざらに発生される。ＣＦＥｌｏｃは５、３つの２進２３ カウンタチップからなるスタックレジスタ１１を有する。

このレジスタは、現在のＰＲＯＭアドレスまたはスタックされたブランチオペレ ーションに対するサブルーチンリターンアドレスの値を含む。

１７個の１に×１ビットＲＡＭチップは並グｊに接続されて、共通フロントエン ドニード１０Ｃ上にランダムアクセスバッフ１メモリ２２を形成する。このＲＡ Ｍ２２は、１に×１７ビツトからなる。書込能動化、チップ選択、および１０個 のＲＡＭアドレ、スラインは、第１図の第１　ＰＤＢカード８０１）１上に発生 され、これらのアドレスラインはＣＦＥ１０Ｃ上のＲＡＭチップのすべてに対し 並列に配線されている。

付加的な１ＫＸ１７ピツトＲＡＭバッファメモリ２２２は、第１図のＰＤＢ、・ ′２カード８０ｔ）ｚ上に与えられる。

したがって、ＲＡ　Ｍバッフ″Ｆメモリは２にワードの深さである。ＲＡＭ２２ に供給されるのと同様の書込能動化、チップ選択およびＲＡＭアドレスラインは また、第２のホードＰ　Ｄ　１３　／　２上のＲＡＭ２２□にも供給される。「 ロー４信号のチップ選択が、ＲＡＭ２２を選択するために用いられる。

「ハイ」チップ選択信号は、ＰＤＢ／２上の拡張されたバッフ：ＦＲＡＭ２２□ を選択する。ＲＡＭバッフ７メモリに対するすべてのデータ入力およびデータ出 力は、周辺従属ボードＰＤＢ／１およびＰＤＢ／２によって供給され引２４　特 表昭ＧＯ−５００６４２（８）き込まれか゛つ制御される。

共通フロントエンド１０Ｃはまた、ホス１−ワードＤＬＰインターフェイスに対 する多くの論理を含む。ディストリとューションカード２００ｄおよび経路選択 モジュールに対する「インターフェイスＪは、第１図に２０１として示されるデ ータリンクインターフェイス（ＤＩ　Ｉ）と呼はれる。

共通フロントエン［〜１０ｃは、Ｄ　Ｉ−１上の制御ラインに対するドライバお よびレシーバを含む。共通フロンｌ−エンドカードはまた、双方向ＤＩＩデータ バス（ＤＡＴＡｘｘｌｏ）に対するレシーバを含む。この特定のバスに対するド ライバおよび方向制御は、第１　ＰＤＢカードＰＤＢ／１上に位置する。

共通フロントエンドカートは、レシーバおよび制＠論理を含み、制御！ｌ論理は ペースモジュール内のメンテナンスカー１りに対する接続を能動化し、かつデー タリンクプロセッサに対するテスト診断を制御する。、ＣＦＥｌｏｃはまた、１ ７ビツト双方向データシミユレーシヨンバス（ＤＳ　ＩＭ××／○）に対するレ シーバを含む。このハスは、「メンテナンスモード」において用いられるときに 無効にされるデータシミュレーションおよびマイクロコードＰＲＯＭアドレスの 双方を与える。このハスに対するドライバは、ＰＤＢ７１カード上に位置してい る。ＣＦＥｌｏｃはまた、ＤＬＰ診断ルーチンに用いられるメンテナンスディス プレイ論理のいくつかを含んでいる。

５ メンテナンスインターフェイスライン（ＳＷＨ，１／。

Ｏ）は、マイクロコードＰＲＯＭアドレスを無効にするために用いられる。ＤＬ Ｐがメンテナンスカードと接続されるとき、およびこのラインが「ロー」である とき、ＤＳＩＭ　ＸＸ／　Ｏラインはマイクロコードアドレスを与える。このこ とはマイクロコードの内容の検証を許容し、かつ特別のマイクロコードワードが 用いられて診断の間ＤＬＰアクションを制御することを可能にする。

風丈ｗａｏｏｍ 周辺従属ボードＰＤＢ／１．ＰＤＢ／２の基本的な機能は、第１図のテープ制御 装置５Ｑｔｃによって制御される周辺テープサブシステムに対するインターフェ イスを与えることである。第３図は、ＰＤＢ／１で示される第１　ＰＤＢ刀−ド の機能的フロック図である。納３図は、アドレスライン、ＤＬＰ　ＲＡＭ２２□ 図）に対するデータ経路ラインおよびデータ経路コントロール、ＤＬＰざらに加 えて水平および垂直パリティ発生およびチェック論理に対する演算論理装置３２ ｕ、（ＡＬＵ）、マイクロコードブランチングおよび制御デコード論理、周辺デ ータブロックカウンティング、および２進ＢＧＯコンバータを含む第１　ＰＤＢ カードを示す。

２つの１２ビツトアドレスレジスタＰａおよびＳａは、ＲＡＭアドレスをストア するために用いられる。システムアドレスレジスタ（Ｓａ　）は、ＭＴ−ＤＬＰ がホスト１０６ と通信しているときに用いられ、また周辺アドレスレジスタ（Ｐａ　）は、デー タリンクプロセッサがテープ制御装置ＴＣＵ５０ｔｃと通信しているときに用い られる。ＲＡＭ（２２または２２□）をアドレスするために、１０ビツトが必要 とされる。ビット番号９は、ＲＡＭチップ選択である。このビットがローである とき、共通フロントエンドカードＩＯＣ上のＲＡＭはアドレスされる（ＲＡＭ２ ２＞。

チップ選択ラインが「ハイ」であるとき、第２　、Ｐ　Ｄ　ＢカートＰＤＢ／２ 上のＲＡ　Ｍ　２２２がアドレスされる。アドレスレジスタのビット１０は、機 能コントロールを与える。

これらのレジスタの双方は、Ｃレジスタとして示される定数レジスタを通じて共 通フロントエン１−マイクロコードによ）てアドレスされる。

演算論理装置３２ｕ　（ＡＬＵ＞は、継続接続されて１つの１６ビツトプロセツ サを形成する４つの４ビツトバイポーラピツトスライスマイクロプロセツサから なる。ＡＬＵは１６の１６ビツト内部レジスタを含み、それらのレジスタは演算 およびプール代数の双方のためＣＦＥＥマイクロコードによって（ＩＯＣから） ロードされ得る。９ピツトのマイクロコードが用いられて、ＡＬＩＪ３２を制御 する。

Ａ　−Ｌ　Ｕ　３２は、４×１マルチプレクサ３２Ｘ　＜ＭＬＪＸ）から入力デ ータを受【プる。同一のマルチプレクサ３２Ｘはまた、第３図のＲＡＭ−データ とｉノで示されたライン上のＤ　Ｌ　Ｐ　ＲＡ　Ｍバッファ２２に対しデータ人 力５２を形成２７ づる。

第３図のＰＤＢ／１カード上のデータ経路は、２つのラッチ３３ａおよび３３ｂ からなる。第３図のＡラッチ３３ａは、ＲＡＭバッファ２２の出力データを受け る。Ｂラッチ３３ｂは、Ａラッチからの、共通フロントエンｌ：Ｄ　Ｌ　Ｉレシ ーバからの、または共通フロントエンドＤＳＩＭ／＼スレシーバからのデータを 受ける。Ｂランチ（よ、第３図のライン３８上のこれらの入力を受ける。Ｂラッ チ出力は４×１マルチプレクサ３２Ｘに供給され、次に△ＬＵ３２ｕ、ＲＡＭバ ッファ２２、またはＳＬＩデータバス（ＤＡＴＡｘｘ／　０　）　、またはＭ１ テータシミュレーションバス（ＤＳＩＭＸＸ、１０）に供給される。これらの最 後の２つのインターフェイスに対するドライバは、ＰＤＢ／１として示される第 １　ＰＤＢカー１〜上に位置決必される。

第３図のブロックカウンタ３４は、小ストシステムとのおよびテープサブシステ ム５ＱｔＣとの転送のためまた（よ受領のため利用可能なデータプロ・ンクの数 の＋−ラックを維持ＭＴ−ＤＩ　Ｒはバーストモードデータ転送モートを利用す る能力を有しており、そこではデータは（ホストシステムの速度能力に依存して ）毎秒６４メガビツトの最大ＤＬＩ率でホストシステムに対し転送され得る。ノ ペーストモードにあるとき、８ビツトバーストカウンタ３６Ｃ（よ、ｌ＜−スト 転送サイクルの間ホストとデータリンクプロセッサとの間で転送されるために残 っているワードの数のカウントを維持する。

２進アドレスデコード論理を用いる２進−ＢＣＤコンバータとして示されるコン バータ３２ｐは、周辺テープサブシステムの使用のため、ホストシステムからの データを２進コード化１０進（ＢＣＤ）データに変換する。

第４図は、ＰＤＢ／２で示される第２の周辺従属ボードのブロック図を示す。こ のカー１〜は、（ＣＦＥカード１０Ｃ上に位置決めされている）ＲＡＭメモリ２ ２の拡張Ｒ△〜１２２２を含む。第２ＰＤＢカード上のＲＡＭメモリ拡張は、２ ２２として示されかつ１ＫＸ１７ビツトメモリ領域を含む。カードＰＤＢ／２に ついて特に重要なのは、自動読出論理５０ｒおよび自動周込論理５０Ｗとして示 される論理である。さらに、第２の周辺従属ボートカードは、入力ラッチ５１ｅ および５１ｃおよび出力ラッチ５２ｆＪ５よひ５２ｄを含む。周辺からのクロッ ク信号〈丁ＣＵクロック）は、テープ制御装置Ｔ　ＣＵ　５０　ｔｃに接続され たインターフェイス５４〈１〜ライバーレシーバ）および周辺サブシステム（Ｐ ＲＩ　Ｆ＞に対し周辺同期クロック回路５９に供給される。このインターフェイ ス５４は、ＰＤＢ／２カードとテープ制御装置との間の種々の制御信号ラインの ためのドライバおよびレシーバを含む。

ＰＤＢ／２　（第４図）上の拡張されたＲＡＭメモリ２２９ ２は、共通フロン１〜工ンドＲＡＭバッファメモリ２２と同一のアドレスライン および同一の「書込能動化」を用いる１ＫＸ１７ビツトメモリである。「ハイ」 チップ選択信号は、上述したように拡張されたＲＡＭ２２□を選択する。

磁気テープデータリンクプロセッサに対し独特であるのは、自動書込および自動 読出論理（５０ｗ　、５０ｒ　）として知られた論理である。初期設定されかつ 能動化された後、この論理は、テープ制御装置へとまたはテープ制御装置から、 ＣＦＥｌｏｃからのさらに別のマイクロコードコントロールとは無関係に、デー タを転送することができる。したがってＭＴデータリンクプロセッサは、両方の データリンクインターフェイス２Ｏｉ上のデータをホスト１０に同時的に転送す ることができ、かつ同時に周辺インターフェイス上のデータをテープ制御装置に 転送することができる。

「書込」オペレーションの間、ブロックカウンタ３４Ｃ（第３図）はホストシス テム１０から受けたデータのブロックの数をカウントする。一旦ＤＬＰが６つの バッファを受けると、またはホストシステムからの「終了」コマンドの受信に応 答して、（「終了」はその全１１０オペレーシヨンに対する書込データのエンド を示す）、ホストシステムから切断される。ホストからの切断の後、第１図のデ ータリンクプロセッサ２０ｔは、周辺テープ制御装置５０　ｔｃと接続される。

一旦適当な接続がデータリンクプロセッサとテープサブシステムとの間で確立さ れると、データリン　０ クプロセッサは自動書込論理を能動化する。このことは、テープ制御装置がデー タ転送に用いるためＤＬＰ　ＲＡＭバッファ２２または２２□に対し直接アクセ スすることを可能にする。

データリンクプロセッサ、′がテープ制御装置に対し１ブロツク（２５６ワード ）のデータを伝達してしまった後、データリンクプロセッサは「ポールリクエス ト」の手段によりホストシステムに対し「再接続コするよう試みる。一旦この再 接続が確立されるｋｌ、ホストはデータリンクプロセッサのバッフ？２２に対し イ付加的なデータを転送する。この転送は、６ブロツクのＲＡＭバッファメモリ が再び一杯であるか、（テープ制御装′雪に対し転送される処理にあるバッファ はこの手順の門−１杯であると考えられる）、またはホストが１−終ｒ、！コマ ン十そ送信ブるまで続シブられる。

データリンクプロセッサとテープ制御！！！装置５０ｔｃとの間のデータ転送は 、ホストデータ転送と同時に続けられる。

ＤＬＰがテープ制＠装置に、対し３ブロツクのデータを伝送してしまう前にＭ丁 データリンクプロセッサがホストとうまく再接続されなければ１、データリンク プロセッサはデータリンクインターフェイス２０ｉ　（ＤＬＩ）上に「緊急リク エスト」をセットする。ＤＬＰがテープ制御装置に対する伝送のため残っている ただ１ブロツクのデータを有する前に「緊急リクエスト」がうまくサービスされ なければ、データリンクプロセッサは「ブロックエラーＪ状態をセッ３１ トする。このことは、結果ディスクリブタにおける「ホストアクセスエラー」と してホストシステムに報告される。

任意のＩ１０オペレーションに対する最後の残りのデータのブロックは、共通フ ロントエンド１０Ｃのマイクロコード制御の下でテープ制御装置５ＱｔＣに直接 転送される。

ここでは、自動書込論理は最後のデータブロックの転送のために用いられない。

「読出」オペレーションの間、ＭＴデータリンクプロセッサは、最初にテープ制 御装置につながるように試みる。一旦接続がうまく達成されると、データリンク プロセッサは［自動読出論理Ｊ　５０ｒを初期設定し、テープサブシステムから データを受入れ始める。一旦データリンクプロセッサが２つのデータのブロック を受けると、（またはもし全長が２ブロツクよりも小さい場合は：＋、！、１− Ｍ−Ｊ−＋−＋Ｍ−”）＋ｆ、ス１−１Ｌｊ　Ｌ　ｌ′１：ｌ’でυノ４Ｉ＼レ ー／’　Ｗ　／　ＩＪ’つＪＪ　’ｊ　’　＋　Ｌ　’／　／　）　’４５Ｌ　 ＩＪると）、データリンクプロセッサは「ボールリクエストｊを用いてホストに 対し接続するよう試みる。データリンクプロセッサは、テープデータを受入れ続 け、一方同時にこのホスト接続を成し遂げる。

もしホストが４ブロツクのデータがＤＬＰ　ＲＡＭバッファ２２に現われる前に 「ボールリクエスト」に応答しなければ、データリンクプロセッサはデータリン クインターフェイス（ＤＬＩ）上に「緊急リクエスト」をセットする。

もしホストシステムに対する接続が６つのＲＡＭバッファのすべてが満たされる 前に成し遂げられなけれ１、データリンクプロセッサは結果ディスクリブタに「 ホストアクセスエラー」をセットする。

−Ｈホストシステムが１ポールリクエスト」に応答すると、データリンクプロセ ッサ２０［はホストシステムに対しデータを送り始め、一方同時に自動読出論理 ５０ｒの制御のもとてテープ制御装置５０ｔＣからデータを受（づ続ける。

ホストが１ブロツクのデータを受けた後、データリンクプロセッサは２つのフル ブロックのデータがホストに転送されるよう残っているかどうかをチェックする 。もしそうであれば、ＤＬＰは［ブレークイネーブル」を用いる。もしブレーク イネーブルリクエストが許可されれば、ホストに対する次のデータバッファの伝 送が続けて生じる。ＲＡＭバッファ２２内に２つのフルブロックよりも少ないデ ータが存在すれば、（またはもし「ブレークイネーブルＪが拒否されれば〉、デ ータリ〉クブロセッナはホストから切断され、２つのフルブロックのデータが現 われるのを待機する。もし「ブレークイネーブルＪが拒否されれば、データリン クプロセッサは切断の後直らに「ボールリクエスト」を開始する。

ホストシステムに対し転送されるべき２ブロツク以上のデータが存在する通常の 状態においては、ｏ　ｌ−ｐは「バーストカウンタ」３６ｃをゼロにセットし、 バーストモードにおいてホストに対しデータのブロックを送る。Ｉ　／　Ｏオペ レーションを完了するように残っている２ブロツクより３ も少ないデータが存在するときは、ＤＬＰはＰレジスタとＳレジスタとを比較す ることによって残りのデータの実際の長さを計算する。データリンクプロセッサ は、残りのバイト数が「奇数」または「偶数」であるかどうかを決定する。もし 奇数であれば、最終のバイトはＰＡＤバイト（オールゼロがＤ　Ｌ　Ｐによって 挿入される）である。部分的であるか一杯である最後の２ブロツクは、ワードご との転送ベーシス上の要求モードを用いてホストに送られる。

データリンクプロセッサがデータ転送を完了してしまうと、テープ制御装置は「 結果フェーズ」に入り、データリンクプロセッサに２ワードの結果ステータスを 送る。次にＤＬＰはこの情報を、および任意の内部結果フラグを、結果ディスク リブタ内に相入れ、ＤＬＰ２０ｔは次に結果ディスクリブタをホスト１０に対し 送る。

第３図を参照すると、ブロックカウンタ論理装置３３Ｇは、周辺アドレスレジス タＰａおよびシステムアドレスレジスタ３ａとして示された２つのアドレスレジ スタからの入力を受けるように用いられる。周辺アドレスレジスタＰａは、デー タが周辺テープ装置から再生されるとき、またはデータが周辺テープ装置に対し 送られるときに必要なアドレスを処理する。システムアドレスレジスタＳａは、 データがホストシステムからバッフ１２２内へ受けられているときまたはデータ がバッファ２２からホストシステムに４ ２つのアドレスレジスタは、第１図の共通フロントエンド回路１０Ｃからマイク ロコード信号を通じてそれらのアドレスデータを受けるように示されている。

ＰａおよびＳａからのアドレスデータ出力は、バッフ１メモリ内の所望の記憶位 置をアドレスするためにＲＡＭバッファ２２に供給される。さらに、ブロックカ ウンタ論理装置３３Ｇは、周辺アドレスレジスタからの「Ｐキャリイ」として示 される１つの入力およびシステムアドレスレジスタからの入力「Ｓキャリイ」、 さらに加えて読出・書込フリップフロップ３３ｆからの読出／書込制御信号を受 ける。

フリップフロップ３］は、周辺コントローラ共通フロントエンド装置１０ｃから のマイクロコード信号によって制＠される。ブロックカウンタ論理装置３３Ｃは 、＄１およびＳｏとして示される２つの出力信号を与え、それらの出力信＠はブ ロックカウンタ３４Ｃに供給され、そこでは出力信号Ｓ１およびＳｏは、ブロッ クカウンタを「シフドア　□ツブ」または「シフトダウン」または「ノーシフト 」のいずれかにする状態を与えるために、立ち上がりクロック信号の発生により 成る時間においで結合される。

ブロックカウンタ３４ｃは状態を反映し、データがＲＡＭバッファ２２に供給さ れるために磁気テープ装置から取出されているときく「＠出」オペレーション〉 ブロックカウンタはシフトアップされ、一方メインホストコンピュータシステム に対し転送されるためにバッファ２２がら除去３５ されているデータが存在する場合にはブロックカウンタ３４Ｃはシフトダウンさ れる。したがってブロックカウンタの数学的な状態は、いずれのデータがＲＡＭ バッファ２２から出ていきいずれのデータがＲＡ　ｆｖｌバッファ２２に入って くるかということの間の「バランス」を示す。

第３図を参照して、もし「書込Ｊオペレーションが存在づれば、このことはデー タが磁気テープ装置内に「書込」されるべきであるということを決定する。次に 、データがＲＡＭバッファ２２から磁気テープ装置へと除去されているとき、ブ ロックカウンタ３４ｃはシフトダウンされるが、もしより多くのデータがメイン ボス１ヘコンピユータからＲＡＭバッファ２２内へ転送されれば、ブロックカウ ンタはシフトアップされる。し・たがって、３４Ｃの種々のピント位置にお（プ る［１−１の配置は、任意の期間における取込まれるデータブロックに対する取 出されるデータブロックの出量バランスを与える。

「ホストアクセスエラー」として知られる状態は、第３図の７リツプフロツプ３ ４ｅのセツティングを生じる。

（これはまたブロックカラシタエラーとも呼ばれる）。したがって読出オペレー ションにより、フルＲＡＭバッファ（６ブロツクのデータ）がエラー状態を信号 で合図１−る。

同様に、書込オペレーションにより、信号〈１つ）が残っているブロックのデー タはエラー状態をトリガする。

「読出」オペレーションの間、 ３６　特表昭ＧＯ−５００６４２（１１）（ａ）Ｐキャリイが増加されるときく データは周辺テープからバッフ７メモリ２２へ転送される）、ブロックカウンタ ３４ｃは「シフトアップコされてバッファが１０−ド」されていることを示す。

（ｂ）Ｓキャリイが増加されるとき（バッファメモリからのデータはメインホス トシステムに伝送される）、ブロックカウンタ３４ｃは「シフトダウン」されて バッファメモリが「空」にされていることを示す。

「書込Ｊオペレーションの間、 （ｃ）Ｓキャリイが増加されるときくデータはメインホストシステムからバッフ ァメモリへとロードされる）、ブロックカウンタ３４ｃは［シフトアップＪされ てバッファ内のデータのブロックの数を示づ。

（ｄ）Ｐキャリイが増力口されるとき（バッファ内のデータは周辺テープ装置へ の伝送のためにアンロードされる）、ブロックカウンタ３４ｃは「シフ１−ダウ ンＪされてどれだけのデータがバッファー２２内に残されているかを示す。

「続出」オペレーションの間、ブロックカウンタ３４．　ｃの６番目のビット位 置に「１」が現われると、フリップフロップ回路３４ｅ　（第３図）は「セット 」されて、共通フロントエンド回路１０ｃに信号を与え、共通フロントエンド回 路１０ｃはメインシステムに「アクセスエラー」状態を知らせる。このことは、 メインポストシステム１ｏが十分に速くデータを受入れなかったということにお いてバラ７ ファメモリ２２が「オーバフィル」されたということを示す。

「書込」オペレーションの間、バッファメモリ２２がホストシステムから６ブロ ツクのデータを受けると、第１ビット位置（１ＢＬＫＦＵＬ）は「０」になり、 このことはバッファメモリが完全にアンロード（クリア）されたということを示 し、次にフリップフロップ３４ｅは「セット」されて、より多くのデータがホス ト１０から要求されるということを共通フロントエンド回路１０Ｃに信号で合図 する。このことは、ホストがＲＡＭバッファ２２に対し十分に速くデータを供給 しなかったということを示す。

そのように、データリンクプロセッサ２０ｔは、データ転送の制御のためのシス テムを与え、システムはＲＡ　Ｍバッフ１メモリに存在している遷移にあるデー タの状態を検知し、それによってＲＡＭバッファ手段へと取込まれまたはＲＡＭ バッファ手段から取出されるデータの同時的な流れが存在するときに周辺装置と メインホストコンピュータとの間で転送されるデータのブロックをモニタするこ とが可能となる。

磁気テープ周辺コントローラのための自動読出システム第３図を参照すると、磁 気テープ周辺コントローラにおいて用いられる周辺従属カードＰＤＢ／１の主な 要素のブロック図が示されている。

個々のワードデータ転送オペレーションに加えて、シス８ テム、は繰返し命令ルーチンの必要なくデータの自動転送を許容するように動作 する。七たがって共通制御回路１０ｃ（第１図および第２図）力しらのマイクロ コードは、自動読出または自動書込能動化信号（△ＵＲＤＥＮ、ＡＵＷＲＥＮ〉 のいずれかに対し読出／書込選択論理５０ａ（第３図）をセットし得る。

磁気テープ周辺とバッファメモリ２２との間の（テープ制御装置５０ｔｃを介す る）データ転送のため、自動インクリメントレジスタ５０ｉ　、が聞いられて周 辺アドレスレジスタＰａを増加させる。

サイクルスティール＠ｊｌ、５０ｓ（第３図）が用いられて周辺コントローラ２ ０ｔがホスト１ｏと接続されておらずかつビジーでないときを検相し、それによ ってそれらの利用可能な）カ１゛クル時間が自動読出または自勅式込Ｊべし′− ションのために与えられてもよい。

第３図および第５Ａ図において、ＴＣＵり「コックシンクロナイザ５９は、シン クロナイザ５９に対するＴＣＵクロック入力として示されるテープ制御装ｆ！（ ＴＣＵ）クロックからの信号を受ける。シンクロナイザ５９はまた、０１〜に８ ／とじて示される８メガバイトクロック信号を受ける。

ＴＣＵクロックシンクロナイザ５９は「読出」オペレーションの間用いられて、 それによって選択された磁気テープ装置からのデータはデータリンクプロセッサ によってテープ制御装置Ｔ　ＣＬＪ　５０　ｔｃを介してメインポストシステム ３９ １０へと送られる。

第４図において、自動読出論理５０ｒは、磁気テープから周辺コントローラ２０ ｔのＲＡＭバッファ２２へのデータ転送のタイミングを調整するため、クロック シンクロナイザ５９から調整およびクロッキング信号を受ける。このことは、ク ロックシンクロナイザ５９によって調整される［オートマチックベーシス」によ りなされる。

クロックシンクロナイザ５９の目的は、周辺コントローラ２０ｔのＲＡＭバッフ ァ２２への転送のため磁気テープ周辺装置から読出されるデータのシーケンスを 調整しかつクロックすることである。

したがってテープ制御装置５ＱｔＣからのクロック信号（ＴＣＵ）は、磁気テー プ周辺装置からのオートマチックベーシスによる周辺コントローラのバッファ２ ２へのデータの転送を調整するため、基１８メカへルック口・ノキング信号と結 合される。

第４図において、（この図面の左上部分での）双方向ラインＩＮＦＯは周辺テー プ制御装置とつながり、第４図の上部右端のＰＲＩＦはＲＡＭバッファ２２に供 給される第３図の４−１マルチプレクサ３２Ｘとつながる。このことは第６図に おいてもまた見られ、そこではＦラッチ５１ｆはＲＡＭバッファ２２に対する出 力接続を与える出カッ＼スを有するように示されている。

第５Ａ図に戻ると、クロックシンクロナイザ５９が詳細に示されている。第５Ａ 図に示されるように、ＴＣＵクロック信号はテープ制御Ｉｌ装置ＴＣＵ５０ｔｃ から運ばれてレシーバ１４１に対する入力を与える。このレシーバの出力は、Ｊ Ｋフリップフロップ１４２およびＤフリップフロップ１４５に供給される。ＪＫ １４２のＱ出力は信号ＩＮＦＬＡＧを与え、この信号は５ＥＮＤ／で示される第 ２人力を有するＮＡＮＤゲート１４３に供給される。この５ＥＮＤ／信号は、共 通フロントエンド回路１０ｃから与えられる。

ゲート１４３の出力は、第２人力ＣＬ　Ｋ　８　、／を有するゲート１４４に供 給される。グー１〜１４４の出力は、第６図に示されるラッチのためのラッチ能 動信号である（３号ＥＦＬＡＴＥＮを与える。

第５Ａ図におけるレシーバ１４１の出力は、ＴＣＵクロックとして示され、第２ 人力ＣＬＫ８／を有するＤフリップフロップ１４５に供給される。Ｄフリップフ ロップ１４５のＱ出力は、「自ｖＪ続出」のためのＴＣＬＫ信号を与える。０出 力はＴＣＬＫ／信号を与え、この信号はＤフリップフロップ１４６に供給され、 Ｄフリラフフロップ１４６は「自動書込」オペレーションに用いられるＴＣＬＫ ＦＬＧ信号を与える。

第５Ｂ図において、自動読出オペレーションに用いられるテープ制御装置５０　 ｔｃからのフラグ信号の使用および発生が示されている。第５Ｂ図に示されるよ うに、信号ＴＣＬ　Ｋはカウントアツプのため用いられる２ヒツトカウンタ１ １５１に対する入力を与える。このカウントアツプは、クロックの数、したがっ て磁気テープ装置およびテープ制御装置から読出されるワードの数を示すために 用いられる。

２ビツトカウンタ１５１の出力はカウントダウン論理回路１５２に供給され、カ ウントダウン論理回路１５２はカウントダウンのためカウンタ１５１にフィード バックされる制御信号出力を与える。カウントダウン論理１５２は、テープ制御 装置から取出されるのではなくテープ制御装置へと［書込」されるワードの数を 調へるために逆方向のカウントが必要であるときに、「書込」オペレーションの ような他のオペレーションに対し用いられる。カウントダウン論理１５２は、「 書込能動化」を反映するおよび第３図から導出される自動書込能動化、Ａ　Ｕ　 Ｗ　Ｅ　／のための入力を有するＮ、△！′４Ｄゲート’！５５の出力を与えら ねるーＮ１△ＮＤゲート１５５の出力は、クロツク力ワントダウン（８号である 信号ＣＬＫＣＮＴＤＮである。

カウンタ１５１の２つの出力ラインは、ＴＣＵフラグ１およびフラグ２として示 される。これらのラインは、８メガヘルツクロツク入力を有するＤフリップフロ ップ１５３へと運ばれる。Ｄフリップ７０ツブ１５３の出力は、ＣＴＣＵフラグ １およびフラグ２として示される。これらは、信号ＴＣＵフラグ１およびフラグ ２よりも１クロック時間遅延されている信号である。論理装置１５４は、２つの ＣＴＣＵフラグ信号（フラグ１およびフラグ２）を受（プ、Ｔ２ ＣＵＦＬＧ、ＥＦＥＭＰＴＹおよびＥＥＭＰＴＹで示される３つの出力ラインを 与える。

論理装置１５４のこれらの出力信号は、第４図および第６図のワードラッチＥお よびＦ（５１ｅ、５１ｆ）に関して生じる成る状態の反映として第５Ｃ図に表に して示されている。

第６図を参照すると、磁気テープ周辺コントローラにおける自動続出オペレーシ ョンに対するラッチング論理が示されている。ここで、第６図において、信号Ｅ ＦＬＡＴＥＮ（Ｅラッチ、Ｆラッチ能動化）は第５Ａ図のＮＡＮＤグー　ｌ−１ ４４の出力から導出されるということが理解されよう。この信号は、第６図のＮ ＡＮＤグーｔ−１５６ｅおよび１５６ｆの両方に供給される。ＮＡＮＤゲート１ ５６ｅは、論理装Ｍ１５４において第５Ｂ図において導出されて示される入力Ｅ Ｅ＋νＩＰ　＋　Ｙを有し、１５６［に対する入力信号は第５Ｂ図の論理装置１ ５４から導出されるＥＦＥＭＰＴＹである。

１５６ｅの出力（第６図）は、ＪＫフリップ７０ツブ１５７に運ばれ、そこでは Ｑ出力はＥラッチ５１ｅを調整するために用いられる。ラッチ５１ｅは、第６図 に示されるように、ＴＣＵ５０ｔＣからワードを受ける。したがって、１度に１ ワードがＥラッチ内にラッチされ、次にＦラッチ５１ｆに転送される。

ＮＡＮＤゲート１５６ｆ　（７）出力は、ＮＡＮＤゲート１５４３ ９に供給される。ゲート１５９に対する他の入力はＪＫフリップフロップ１５８ から与えられ、そこにおいてＪＫ１５８は自動読出能動化信号ＡＵＲＤＥＮから のおよびクロックカウントダウン信号からの入力を有する。フリップフロップ１ ５８のＱ出力は、ＪＫフリップフロップ１５８にクリア信号をフィードバックす るＮＡＮＤゲート１６０に供給される。

ＮＡＮＤゲート１５９はＦラッチ５１ｆにラッチ能動化信号を与え、それによっ てＦラッチは次にワードを得てそれを周辺コントローラのＲＡＭバッファ２２へ と運ぶとい□ うことに注意されたい。上述したこのＲＡＭバッファ２２は、共通フロントエン ドカードＣＦＥ１０ｃ　（第２図およびＲＡＭ２２□としての第４図のその拡張 ）に位置決めされる。

し・たがって、ＥラッチおよびＦラッチに対する組合せの効果により、ワードが Ｅラッチ内にラッチされ、次にＦラッチ内に転送されかつラッチされ、その後バ ッファ２２内の記憶位置に転送され得るということが許容される。

したがって、内勤続出オペレーションにおいて、テープ制御装置５０（Ｃからの クロック信号および８メガヘルツ基本タロツク信号の組合せは結合されて、磁気 テープ装置から周辺コントローラのＲＡＭバッファ２２へのデータの転送を時間 調節しかつ能動化づる。

第５Ｃ図を参照すると、論理装置コ５４からの論理信号、論理装置１５４に対す る入力フラグ信号、およびＥラッチ５１ｅおよびＦラッチ５１ｆに対する入力ラ ッチの状態を示す図表が示されている。

第５Ｃ図に示されるように、ＥラッチおよびＦラッチが共に［エンプティＪであ れば、出力ラインＥＦＥＭＰＴＹはアクティブであり、論理装置１５４の他の２ つの出力ラインはインアクティブである。

Ｅラッチが１エンプテイ」でありかつＦラッチが「フル」であれば、出力論理ラ インＥＦＥＭＰＴＹは「インアクティブ」であり、他の２つのライン（ＴＣＵフ ラグＡおよびＥＥＭＰＴＹ）は共に「アクティブ」である。

ＥラッチおよびＦラッチがともにフルであれば、（すなわちその各々がその中に 単一ワードを保持しておれば）、ＴＣＵＦＬＧＡラインは「アクティブ」であり 、−万能の２つのラインはともに「インアクティブ」であるということが理解さ れよう。

ラッチがともにフルであり（したがっていくつかのデータが伝送において失われ た）ため「エラーＪが存在すべきであれば、論理装置１５４０すべての３つの出 力ラインはエラー状態を示すために「インアクティブ」である。

第７図においておよびさらに明瞭な第５Ａ図において示されるように、ＴＣＵク ロックはＪＫフリップフロップ１４２と接続され、ＪＫフリップフロップ１４２ は出力信号ＩＮＦＬＡＧを与える。この信号は５ＥＮＤ／信号とＡＮ５ Ｄ処理されて、信号ＥＦＬＡＴＥＮを与える。

この信号（ＥＦＬΔＴＥＮ＞は、読出図ペレーションおよびテープ制ｗＩ装置周 辺からのデータストローブ（クロック）の受領がＥまたは「ラッチ内にデータを 置くということを意味する。

したがって、周辺コントローラ２０ｔは、自動読出システムに対する能力を与え 、それによって周辺テープ制御装置は同期クロック信号を送り、この同期り０ツ ク信号は、一時的ストレージのためのＲＡＭバッファ２２への転送のため、「Ｂ ラッチ」への続いて「Ｆラッチ」への磁、気テープ装置からの個々のワードの動 きを調整するために、システムの基本８メガヘルツクロック信号と結合される。

第５Ｂ図の回路は、ＥラッチおよびＦラッチの状態に対する検知を与え、それに よって転５ａれるデータはラッチ（ＥラッチおよびＦラッチ）の１つがエンプテ ィであり力１つデータを受【プることができる限り調整されることができる。さ らに第５Ｂ図の回路は、それらのラッチがフルでありエラー状態へと導かれ、そ れによってラッチがともに満たされているのでデータ転送が失われるかもしれな いときを示す。

ここに説明した周辺コント１コーラは、周辺によって調整コントロー、う、内の 一時的バツファメモリストレージへのゾロ 説明した特定の実施例がこれらの機能の達成を示しているが、他の実施例がまた 添付のクレームにおいて規定されるこの発明の概念を達成するために用いられて もよい。

ＦＩＧ、ｌ。

／、−

Claims (1)

1. 【特許請求の範囲】 １、　データはメインホストコンピュータと磁気テープ周辺装置との間で周辺コ ントローラを介して転送され、前記周辺コントローラは前記ホストコンピュータ からのコマンドによって開始されてデータ転送オペレーションを実行し、前記周 辺コントローラはマイクロコード命令を順序付けるためのコマンド制御回路装置 および前記テープ周辺装置を管理するための周辺従属回路装置を含み、前記周辺 従属回路装置はそれ自身の内部基本クロック装置を有する回路網において、磁気 テープ周辺装置から前記周辺コントローラへのデータ転送オペレーションを調整 するためのシステムであって、前記調整システムは、 （ａ　）　転送されているデータのブロックを一時的にストアするための前記周 辺コ〕７トローラ内のバッファメモリ手段を備え、前記バッファメモリ手段は前 記テープ周辺装置および前記ホストコンピュータに対する接続のチャネルを有し 、 （ｂ　）　前記バッファメモリ手段内に存在するデータのブロックの数を示すた めの情報データを与えるための前記周辺従属回路装置内のステータス手段と、（ Ｃ）　前記ステータス手段に接続されかつ前記共通制′御回路装置にステータス 信号を与えるように機能する信号出力手段と、 （ｄ　）　前記周辺従属回路装置に複数の磁気テープ周辺８ 装置を接続するテープ制御装置とをさらに備え、前記テープ制御装置は前記バッ フ１メそり手段に対するデータの転送のため前記周辺従属回路に同期信号を与え る、調整システム。 ２、　前記周辺従属回路装置は、 （ａ　＞　前記バッファメモリ手段に対する続く転送のため前記テープ制御装置 からデータを受けるためのラッチ論理手段を含む、請求の範囲第１項記載のシス テム。 ３、　前記周辺従属回路装置は、 （ａ）　前記ラッチ論理手段によって受けられたデータを前記メモリバッフ１手 段に転送するため前記ラッチ論理手段を周期的に能動化するための前記テープ制 御装置からのクロック信号によって調整される同期論理手段を含む、請求の範囲 第２項記載のシステム。 ４、　前記ラッチ論理手段は、 ＜ａ）　前記テープ制ｍ装置からデータを受けるだめの、および第２のラッチレ ジスタにデータを転送するための第１のラッチレジスタと、 （ｂ）　前記第１のラッチレジスタからデータを受けるための、および前記バッ フ１メモリ手段内へデータを配置するよう接続された第２のラッチレジスタとを 含む、請求の範囲第３項記載のシステム。 ５、　前記周辺従属回路装置は、 （ａ）　前記同期論理手段からのクロック信号を受ける４９ ように接続され、かつ前記ラッチ論理手段に対する情報信号を発生してそれらが 前のデータ入力からクリアされるときに前記ラッチレジスタに対するデータ転送 を許容するように機能するフラグ論理回路を含む、請求の範囲第４項記載のシス テム。 ６、　前記フラグ論理回路は、 （ａ）　前記同期論理手段からクロック同期信号を受けるためのかつ前記内部基 本クロック製画から基本クロック信号を受けるための手段と、 （ｂ）　前記第１および第２のラッチレジスタの各々の現在の状態を表わすデー タ信号を与えるための、および前記データ信号をフラグ論理装置に与えるための カウント手段とを含み （Ｃ）　前記フラグ論理装置は前記ラッチ論理手段に情報信号を与えて、前記第 １および第２のラッチレジスタの現在の状態をデータに対し利用可能（エンプテ ィ）であるかまたは利用可能でない（フル）であるかとして示すように動作する 、請求の範囲第５項記載のシステム。 ７、　前記ラッチ論理手段は、 （ａ　）　前記テープ制御装置からのデータの受領のため前記第１および第２の ラッチレジスタを周期的に能動化するために前記フラグ論理回路からステータス 情報信号を受けるゲート手段を含む、請求の範囲第４項記載のシステム。 ８、　前記ラッチ論理手段は、 （ａ　）　前記周辺従属回路装置から続出能動化制御信号２受けて「読出」オペ レーションが今進行中であるということを示し、それによってデータが前記テー プ制御装置から前記周辺コントローラへ移動され得るようにする手段を含む、請 求の範囲第７項記載のシステム。 ９、　前記同期論理手段は、 （ａ）　前記テープ制御装置から同期クロック信号を受ける手段と、 （ｂ）　前記同期クロック信号を前記基本クロック信号と結合して「続出」オペ レーションのためのクロック信号（ＴＣＬＫ）を与える手段とを含み、読出オペ レーションではデータは前記テープ制御装置から前記周辺コントローラへと転送 される、請求の範囲第８項記載のシステム。 １０、前記同期論理手段は、 （ａ　）　前記第１および第２のラッチレジスタにラッチ能動化信号を与える手 段を含み、該手段は、（ａｌ）　前記ラッチ能動化信号を発生ずるためのゲート 手段を含み、該ゲート手段は （ｉ　）　前記基本クロック （ｉｉ）　前記テープ制御装置からの前記クロック信号 （ｉｉ）　「続出オペレーション」状態を信号で合図するための前記共通制御回 路からの制御信号（ＳＥＮＤ）に応答する、請求の範囲第９項記載のシステム。