JPS6049522A - 検知器用のリレ−駆動回路 - Google Patents
検知器用のリレ−駆動回路Info
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- JPS6049522A JPS6049522A JP15699683A JP15699683A JPS6049522A JP S6049522 A JPS6049522 A JP S6049522A JP 15699683 A JP15699683 A JP 15699683A JP 15699683 A JP15699683 A JP 15699683A JP S6049522 A JPS6049522 A JP S6049522A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は防犯検知器などの出力回路として使用される検
知器用のりレー駆制回路に間するものである。
知器用のりレー駆制回路に間するものである。
第１図は従来の検知器用のりレー肱剃回路の回路図であ
るっ同図に２いて、（１）は出力回路部であり、防犯検
知器などの検知出力を入力とし、異常検知切作詩には、
出力をｎレベルとし５行戒幼作中は出力をＬレベルに保
持しているっリレーＲｙは′屯諒うイシＶｃｃと出力回
路部（１）の出力端との１ｍｌに接続されている。リレ
ーＲｙの両端には逆起電力１吸収用のタイオードＤが並
列接続されているクリし−ＲＹの常１ｙｒｌ接点Ｎｏと
共通接点Ｃとは出力端子Ｔ、、Ｔ、に接続されている。
るっ同図に２いて、（１）は出力回路部であり、防犯検
知器などの検知出力を入力とし、異常検知切作詩には、
出力をｎレベルとし５行戒幼作中は出力をＬレベルに保
持しているっリレーＲｙは′屯諒うイシＶｃｃと出力回
路部（１）の出力端との１ｍｌに接続されている。リレ
ーＲｙの両端には逆起電力１吸収用のタイオードＤが並
列接続されているクリし−ＲＹの常１ｙｒｌ接点Ｎｏと
共通接点Ｃとは出力端子Ｔ、、Ｔ、に接続されている。
第２図（ａ）〜（Ｃ）は第１図回路の前作説明図である
っ第２図（ａ）はｉ諒１’ｔｌ：ＥＶ ｃ ｃ 、同図
（ｂ）は出力回路ｆｆ１（＋１）°（７）出力Ａ、同図
（Ｃ）は出力端子Ｔ、 、Ｔ、間のオシオフ状廊をそれ
ぞれ示している。同図（ｂ）に示すように、跡取制作中
は出力回路ｍ１ｓｉｌｌの出力Ａは常時Ｌレベルに呆持
されておシ、リレーＲＹは励啜状ぬに昧たれている。こ
のため、絣戒助作中はりし−Ｒｙの常開接点ＮＯと共通
接点Ｃとは閉じて’Ｄｔ出力端子Ｔ ｌ ｓ Ｔ１間は
オンになっていζ）。一方、防犯検知器などが制作して
、その異常検出出力が出力回路部（１）に入力されると
、タイマーＩＣを内蔵せる出力回路部（１）は、第２図
（ｂ）に示すようなｎレベルの出力を一定時間だけ生じ
るものであり、これによってリレーＲ９の常開接点ＮＯ
と共通接点Ｃとは開離して、出力端子Ｔ、 、Ｔ！間は
オフになる。出力端子Ｔ、、Ｔ、間には、着根づザーの
ような異常報知装置ａが接続されており、出力端子Ｔ、
、Ｔ、間がオフになったときには、異常報知装置が（
転）作するようになっている。しかるに、かかる従来例
にあっては、リレーＲｙを１ｕ鏑する折定時向中のパル
ス金出力するために、出力回路部（１）にタイマーＩＣ
を内＋ｍせしめる必要かあって、どうしてもコスト高に
なるという問題があった。
っ第２図（ａ）はｉ諒１’ｔｌ：ＥＶ ｃ ｃ 、同図
（ｂ）は出力回路ｆｆ１（＋１）°（７）出力Ａ、同図
（Ｃ）は出力端子Ｔ、 、Ｔ、間のオシオフ状廊をそれ
ぞれ示している。同図（ｂ）に示すように、跡取制作中
は出力回路ｍ１ｓｉｌｌの出力Ａは常時Ｌレベルに呆持
されておシ、リレーＲＹは励啜状ぬに昧たれている。こ
のため、絣戒助作中はりし−Ｒｙの常開接点ＮＯと共通
接点Ｃとは閉じて’Ｄｔ出力端子Ｔ ｌ ｓ Ｔ１間は
オンになっていζ）。一方、防犯検知器などが制作して
、その異常検出出力が出力回路部（１）に入力されると
、タイマーＩＣを内蔵せる出力回路部（１）は、第２図
（ｂ）に示すようなｎレベルの出力を一定時間だけ生じ
るものであり、これによってリレーＲ９の常開接点ＮＯ
と共通接点Ｃとは開離して、出力端子Ｔ、 、Ｔ！間は
オフになる。出力端子Ｔ、、Ｔ、間には、着根づザーの
ような異常報知装置ａが接続されており、出力端子Ｔ、
、Ｔ、間がオフになったときには、異常報知装置が（
転）作するようになっている。しかるに、かかる従来例
にあっては、リレーＲｙを１ｕ鏑する折定時向中のパル
ス金出力するために、出力回路部（１）にタイマーＩＣ
を内＋ｍせしめる必要かあって、どうしてもコスト高に
なるという問題があった。
〔５ｉｒ３明の目的〕
本＃５男は上述の工うな間＠点金解決するために為され
たものであり、特別なタイマーＩＣなどをＦ目いること
なく、リレー１払幼用の所定時間中のパルスを得られる
ように、した検知器用のリレー駆動回路を提供すること
を目的とするものである。
たものであり、特別なタイマーＩＣなどをＦ目いること
なく、リレー１払幼用の所定時間中のパルスを得られる
ように、した検知器用のリレー駆動回路を提供すること
を目的とするものである。
以下本発明の構成を図示実施例について説明するっ第６
図は不発明の一実施例の回路図を示しているっ同図にお
いて、１１は入力端子であり、防犯検知４などの検知出
力を入力されるものである。入力端子１１にはコンデン
サＣ１と抵抗Ｒ１とからなる微分回路（３）が接続され
ている。この微分回、Ｒｆ＋３）の出力はタイオードＤ
、全介して抵抗Ｒ２ｂＲ３エリなる分圧回路に１妾続さ
れている。′屯諒′屯田ＶＣＣは４氏抗Ｒ３とＲ３より
なる分圧回路に工り分圧され、その分圧出力は］’Ｊ）
＼レータＰ。
図は不発明の一実施例の回路図を示しているっ同図にお
いて、１１は入力端子であり、防犯検知４などの検知出
力を入力されるものである。入力端子１１にはコンデン
サＣ１と抵抗Ｒ１とからなる微分回路（３）が接続され
ている。この微分回、Ｒｆ＋３）の出力はタイオードＤ
、全介して抵抗Ｒ２ｂＲ３エリなる分圧回路に１妾続さ
れている。′屯諒′屯田ＶＣＣは４氏抗Ｒ３とＲ３より
なる分圧回路に工り分圧され、その分圧出力は］’Ｊ）
＼レータＰ。
のマイナス画入力端子に印加されているつまたコンパレ
ータＰ１のプラス側入力端子には、抵抗Ｒ４とタイオー
ドＤ ３ ｓ Ｄ ４ との１は列回路によって分圧さ
れた屯田が抵抗Ｒ５を介して印加されている。抵抗Ｒ５
は止・扉遠用の抵抗であり、コンパレータＰ１の出力′
岨王の一部？、コンパレータＰ１のプラス側入力端子に
正帰還してラッチ回路（４）全構成している。］ニアパ
レータＰ１のプラス側入力端子は、タイオードＤ、を介
して抵抗ＲＩ０および抵抗Ｒ１１よりなる分圧回路の中
点に接続されて、リセット回路（５）を構成している。
ータＰ１のプラス側入力端子には、抵抗Ｒ４とタイオー
ドＤ ３ ｓ Ｄ ４ との１は列回路によって分圧さ
れた屯田が抵抗Ｒ５を介して印加されている。抵抗Ｒ５
は止・扉遠用の抵抗であり、コンパレータＰ１の出力′
岨王の一部？、コンパレータＰ１のプラス側入力端子に
正帰還してラッチ回路（４）全構成している。］ニアパ
レータＰ１のプラス側入力端子は、タイオードＤ、を介
して抵抗ＲＩ０および抵抗Ｒ１１よりなる分圧回路の中
点に接続されて、リセット回路（５）を構成している。
この抵抗Ｒ，Ｏお工び抵抗Ｒ１ｌよりなる分圧回路の分
圧出力は％ＰＵＴ（２）のゲートに基１＄奄匝として印
加されている。
圧出力は％ＰＵＴ（２）のゲートに基１＄奄匝として印
加されている。
Ｐ Ｕ Ｔ ＋２）のカソードは接地されており、また
ＰＵＴ（２）のアノード、には、コンデンサＣ８の充゛
シ′市王が抵抗ＲＲｋ介して印加されているうコンデン
サＣ２は＝Ｊ斐低抵抗Ｒ２介して、コシノーレータＰ。
ＰＵＴ（２）のアノード、には、コンデンサＣ８の充゛
シ′市王が抵抗ＲＲｋ介して印加されているうコンデン
サＣ２は＝Ｊ斐低抵抗Ｒ２介して、コシノーレータＰ。
の出力電圧により充電されるようになっている。
］ンノ＼レータＰ、の出力咽子は、抵抗Ｒ９、タイオー
ドＤ、 、Ｄ、 、：９よひ抵抗Ｒ１２の直タリ回路を
介して電源ラインＶｃｃ にＩＸ！絖されているクコン
ＩｓレータＰＩ の出力屯田がｎレベルであるときには
、タイオードＤ８％Ｄ、には爪流が流れず、抵抗Ｒ目に
は屯田降下が生じないか、］ンバレータＰ１の出力鴫圧
がＬしベルであるときには、タイ万−ドＤ、、Ｄ、を介
して電流が流れて、抵抗Ｒ１！には電圧降下が生じる。
ドＤ、 、Ｄ、 、：９よひ抵抗Ｒ１２の直タリ回路を
介して電源ラインＶｃｃ にＩＸ！絖されているクコン
ＩｓレータＰＩ の出力屯田がｎレベルであるときには
、タイオードＤ８％Ｄ、には爪流が流れず、抵抗Ｒ目に
は屯田降下が生じないか、］ンバレータＰ１の出力鴫圧
がＬしベルであるときには、タイ万−ドＤ、、Ｄ、を介
して電流が流れて、抵抗Ｒ１！には電圧降下が生じる。
したがってこの場合には、トランジスタＴｒ（がオンに
なって、タイオードｌ）＠１ リレーＲＶ、コシヂンサ
Ｃ３を介して電流が流れて、リレーＲＹの接点が反転す
る。リレーＲｙは１巻線ラツチンタ型リレーであって。
なって、タイオードｌ）＠１ リレーＲＶ、コシヂンサ
Ｃ３を介して電流が流れて、リレーＲＹの接点が反転す
る。リレーＲｙは１巻線ラツチンタ型リレーであって。
″電流の流れる方間に応じて接点のｔ７Ｊ替方向が反転
し、接点は谷切替位置において安定に保持されるように
なっている。リレーＲＹＫ流れる電流は、コンダンサＣ
３の充電が完了すると停止する。次にトランジスタ′［
ｒｌがオフすると、コンダンサＣ３の充′濱電荷がトラ
ンジスタＴｒ、の１三１ツタ、ベース、抵抗Ｒ１ｓを介
して放電し、トランジスタＴｒｌがオンするから、コン
デンサＣ３の充嘔屯荷はリレーＲｙ２よびトランジスタ
Ｔｒ８を介して悠遠に放電し、リレーＲｙの接点が冗の
状愚に災ろうな２トランジスタＴｒ、がオンである１閏
は、タイオードＤ、の；唄方回′電圧によってトランジ
スタＴｒｌのベースエ三゛リタ間が逆バイアスされるの
で、トランジスタＴｒｌがオンされることばない。
し、接点は谷切替位置において安定に保持されるように
なっている。リレーＲＹＫ流れる電流は、コンダンサＣ
３の充電が完了すると停止する。次にトランジスタ′［
ｒｌがオフすると、コンダンサＣ３の充′濱電荷がトラ
ンジスタＴｒ、の１三１ツタ、ベース、抵抗Ｒ１ｓを介
して放電し、トランジスタＴｒｌがオンするから、コン
デンサＣ３の充嘔屯荷はリレーＲｙ２よびトランジスタ
Ｔｒ８を介して悠遠に放電し、リレーＲｙの接点が冗の
状愚に災ろうな２トランジスタＴｒ、がオンである１閏
は、タイオードＤ、の；唄方回′電圧によってトランジ
スタＴｒｌのベースエ三゛リタ間が逆バイアスされるの
で、トランジスタＴｒｌがオンされることばない。
第４図（ａ）〜（ｆ）は第３図実施例の１作説明図であ
る。同図（ａ）は電源電圧Ｖｃｃ の変化を示している
。また同図（ｂ）は抵抗Ｒ２訃よび抵抗Ｒ３よりなる分
圧回路の図示ａ点における分圧出力を示しており、入力
端子■１からの信号入力がないときには′醒源′畦圧Ｖ
ｃｃ を分圧した電圧変（ヒとなっている。さらに同図
（Ｃ）は抵抗Ｒ４およびタイオードＤ３、Ｄ４ よりな
る分圧回路の図示す点における分圧出力を示している。
る。同図（ａ）は電源電圧Ｖｃｃ の変化を示している
。また同図（ｂ）は抵抗Ｒ２訃よび抵抗Ｒ３よりなる分
圧回路の図示ａ点における分圧出力を示しており、入力
端子■１からの信号入力がないときには′醒源′畦圧Ｖ
ｃｃ を分圧した電圧変（ヒとなっている。さらに同図
（Ｃ）は抵抗Ｒ４およびタイオードＤ３、Ｄ４ よりな
る分圧回路の図示す点における分圧出力を示している。
同図に示すように、このｂ点における分圧出力は、５２
イオードＤ８．Ｄ、の１１圓方向降下電圧に達する筐で
は急激に上昇し、その後は一定レベルを保持する。一方
、ａ点における分圧出力は、電圧の立ち上りは緩やかで
あるが、最終的な到達電圧はｂ点における分圧出力より
も高くなっている。したがって、コシパレータＰ１の出
力は最初はＨレベルとなり、ａ点の分圧出力がｂ点の分
圧出力よりも高くなった時点でＬレベルとなるっコシパ
レータＰ、の出力がＨレベルである期間中はトランジス
タＴｒｔはオフとなるが１コシパレータＰ、の出力がＬ
しベルになると、トランジスタＴｒ１はオンとなり、そ
のコしフタ・鴫位は第４図（ｅ）に示すようにＨレベル
になる。トランジスタＴｒｔがオシになった瞬間には、
タイオードＤｏｓ リレーＲＶ、コンデシサＣＳを介し
て電流が流れて、接点ｒが切シ替わる０コンデンサＣ８
が充電完了すると、リレーＲｙＫｆｉれる電流は自動的
に停止するが、リレーＲｙはう・シチンタ型のリレーで
あるので、従来例のように保持用の電流を流す必要がな
く、蕾戒動作中は無駄な消費電流が流れることはないも
のである。
イオードＤ８．Ｄ、の１１圓方向降下電圧に達する筐で
は急激に上昇し、その後は一定レベルを保持する。一方
、ａ点における分圧出力は、電圧の立ち上りは緩やかで
あるが、最終的な到達電圧はｂ点における分圧出力より
も高くなっている。したがって、コシパレータＰ１の出
力は最初はＨレベルとなり、ａ点の分圧出力がｂ点の分
圧出力よりも高くなった時点でＬレベルとなるっコシパ
レータＰ、の出力がＨレベルである期間中はトランジス
タＴｒｔはオフとなるが１コシパレータＰ、の出力がＬ
しベルになると、トランジスタＴｒ１はオンとなり、そ
のコしフタ・鴫位は第４図（ｅ）に示すようにＨレベル
になる。トランジスタＴｒｔがオシになった瞬間には、
タイオードＤｏｓ リレーＲＶ、コンデシサＣＳを介し
て電流が流れて、接点ｒが切シ替わる０コンデンサＣ８
が充電完了すると、リレーＲｙＫｆｉれる電流は自動的
に停止するが、リレーＲｙはう・シチンタ型のリレーで
あるので、従来例のように保持用の電流を流す必要がな
く、蕾戒動作中は無駄な消費電流が流れることはないも
のである。
第４図（ｄ）は入力端子１１の電圧レベルを示している
。同図に示すように、入力端子１１の電圧レベルは、ａ
点の分圧出力が上昇するにつれて上昇するものである。
。同図に示すように、入力端子１１の電圧レベルは、ａ
点の分圧出力が上昇するにつれて上昇するものである。
この第４図（ｄ）のｔｌに示すタイミングにおいて、入
力端子１１にＬしべ１しの信号が入力されると、コンデ
：／＋ｊＣＩ と抵抗Ｒ１と力為らなる欽分回酪（３）
を介して立ち下がりパルスが人力され％第凸凶のａ点に
おける分圧出力は第４図（ｂ）ニ示スようにｂ点におけ
る分圧出力よりも低くなる。したがってコンパレータＰ
１の出力はＨレベルになり、トランジスタＴｒｌはオフ
する。トランジスタＴｒｌがオフになると、コンダンサ
Ｃ３の電葡はリレーＲＹ、およびトランジスタＴｒｔを
介して放電され、接点ｒを反転させるものである。トラ
、７ジスタＴｒ、のオフ時間はＰ ＩＪ Ｔ ＋２１と
コンデ、：／すＣ１ｍお工びＩＩｌ、ｌＳ、抵抗Ｒ２を
含むタイマ回路によって設定されるようになって２す、
この所定のオフ時間経過後の時刻ｔ、に２いて、トラン
ジスタＴｒ、１はオシ状台に復帰する工うになっている
。
力端子１１にＬしべ１しの信号が入力されると、コンデ
：／＋ｊＣＩ と抵抗Ｒ１と力為らなる欽分回酪（３）
を介して立ち下がりパルスが人力され％第凸凶のａ点に
おける分圧出力は第４図（ｂ）ニ示スようにｂ点におけ
る分圧出力よりも低くなる。したがってコンパレータＰ
１の出力はＨレベルになり、トランジスタＴｒｌはオフ
する。トランジスタＴｒｌがオフになると、コンダンサ
Ｃ３の電葡はリレーＲＹ、およびトランジスタＴｒｔを
介して放電され、接点ｒを反転させるものである。トラ
、７ジスタＴｒ、のオフ時間はＰ ＩＪ Ｔ ＋２１と
コンデ、：／すＣ１ｍお工びＩＩｌ、ｌＳ、抵抗Ｒ２を
含むタイマ回路によって設定されるようになって２す、
この所定のオフ時間経過後の時刻ｔ、に２いて、トラン
ジスタＴｒ、１はオシ状台に復帰する工うになっている
。
第５図（ａ）〜（ｇ）は、Ｐ Ｕ Ｔ ＋２１とコンダ
ンサＣ１ｍおよび０Ｊ′変抵抗Ｒ２を含むタイマ回路の
一３作を説明するための波形図である。まず第５図（ａ
）は、入力端子の変化を示しており、第５図（ｂ）は：
ｌ？７テンサＣ１と抵抗Ｒ，との接続点の′重圧便化を
示している。上記各図に示すように、矩形波状の立ち下
がりパルスよりなる入カッ＼ルス電圧は、コ′Ｊデン”
ｊｃｌと抵抗Ｒ１とよりなる微分回路（３）にて微分さ
れた電圧波形となり、この電圧波形はタイオードＤ、を
介してコシパし一タＰ１のマイナス側入力端子に入力さ
れる。第５図（Ｃ）はこのコンパレータＰ、のマイナス
側入力端子に印加される′重圧波形を示している。この
ようにコシパレータＰｔのマイナス側入力端子に印加さ
れる′重圧波形がＬレベルになることによって、コンパ
レータＰ、の出力電圧は％第５図（ｅ）に示すようにＨ
レベルとなり、正帰還用の抵抗Ｒ８を介してコンパレー
タＰ。
ンサＣ１ｍおよび０Ｊ′変抵抗Ｒ２を含むタイマ回路の
一３作を説明するための波形図である。まず第５図（ａ
）は、入力端子の変化を示しており、第５図（ｂ）は：
ｌ？７テンサＣ１と抵抗Ｒ，との接続点の′重圧便化を
示している。上記各図に示すように、矩形波状の立ち下
がりパルスよりなる入カッ＼ルス電圧は、コ′Ｊデン”
ｊｃｌと抵抗Ｒ１とよりなる微分回路（３）にて微分さ
れた電圧波形となり、この電圧波形はタイオードＤ、を
介してコシパし一タＰ１のマイナス側入力端子に入力さ
れる。第５図（Ｃ）はこのコンパレータＰ、のマイナス
側入力端子に印加される′重圧波形を示している。この
ようにコシパレータＰｔのマイナス側入力端子に印加さ
れる′重圧波形がＬレベルになることによって、コンパ
レータＰ、の出力電圧は％第５図（ｅ）に示すようにＨ
レベルとなり、正帰還用の抵抗Ｒ８を介してコンパレー
タＰ。
のプラス側入力端子の電圧レベルが、第５図（ｄ）に示
すように高くなって、結局、コシパレータＰ１の出力は
Ｈレベルにラッチされる。こうしてコシパレータＰ、の
出力がＨレベルになると、ｏＪ襄抵抗ＲＴ金介してコン
デンサＣ２が第５図（ｆ）に示すように徐々に光電され
る。コンデンサｃ怠の充軍電圧が、分子用の抵抗Ｒ１゜
と抵抗Ｒ１、にょって得られる基準電圧■１に達すると
、ＰＵＴ＋２１のアノード、カソード聞は辱通し、コン
デンサＣ３の充゛′電′市ｌｌｆは第５図（ｆ）に示す
ように急峻に低下する。
すように高くなって、結局、コシパレータＰ１の出力は
Ｈレベルにラッチされる。こうしてコシパレータＰ、の
出力がＨレベルになると、ｏＪ襄抵抗ＲＴ金介してコン
デンサＣ２が第５図（ｆ）に示すように徐々に光電され
る。コンデンサｃ怠の充軍電圧が、分子用の抵抗Ｒ１゜
と抵抗Ｒ１、にょって得られる基準電圧■１に達すると
、ＰＵＴ＋２１のアノード、カソード聞は辱通し、コン
デンサＣ３の充゛′電′市ｌｌｆは第５図（ｆ）に示す
ように急峻に低下する。
またＰ Ｕ Ｔ ＋２１がオシしている間は、そのゲー
トＩｄ。
トＩｄ。
位が第５図（ｇ）に示すようにＬレベルになるので、コ
ンパレータＰ、のプラス側入力端子の電ｌｆはタイオー
ドＤ、を介して第５図（ｄ）に示すようにＬレベルにな
る。このときコシパレータＰ、のマイナス側入力端子に
印加される電圧は、第５図（Ｃ）に示すように元の高い
゛回圧に復帰しているので、コシパレータＰ１の出力電
圧は、第５図（ｅ）に示すようにＬレベルに４＄帰する
ものである。したがって、コシパレータＰ、の出力端子
には、コンヂン＋ｊＣ！と可愛抵抗Ｒ７の時定政によっ
て定まる所定ｒｌｊの出力パルスが得られるものである
。この出力パルスのパルス中を変更する際には％ＯＩ’
ｆ抵抗Ｒ２の抵抗値を跋文すればよいものである。
ンパレータＰ、のプラス側入力端子の電ｌｆはタイオー
ドＤ、を介して第５図（ｄ）に示すようにＬレベルにな
る。このときコシパレータＰ、のマイナス側入力端子に
印加される電圧は、第５図（Ｃ）に示すように元の高い
゛回圧に復帰しているので、コシパレータＰ１の出力電
圧は、第５図（ｅ）に示すようにＬレベルに４＄帰する
ものである。したがって、コシパレータＰ、の出力端子
には、コンヂン＋ｊＣ！と可愛抵抗Ｒ７の時定政によっ
て定まる所定ｒｌｊの出力パルスが得られるものである
。この出力パルスのパルス中を変更する際には％ＯＩ’
ｆ抵抗Ｒ２の抵抗値を跋文すればよいものである。
本発明は叙上のように構成されており、検知券からのパ
ルス信号を入力とし、入力信号の変化時に出力を発生す
る微分回路と、微分回路による微分出力を入力とし％信
号入力時に出力が反転し。
ルス信号を入力とし、入力信号の変化時に出力を発生す
る微分回路と、微分回路による微分出力を入力とし％信
号入力時に出力が反転し。
リセｔソトされるまでその状悪を保持するラッチ回路と
、ラッチ回路の前記民法した出力にて０Ｉ愛抵抗を介し
て充電されるコンデンサと、コンデンサの電圧が所定電
圧に達したときに導通してコンデンサの充電電荷を放電
するサイリスタと、サイリスタの専通時にう・シチ回路
の保持動作を解除するりセット回路と、ラッチ回路の出
力にてｔｕ＝されるリレーとを有するものであるから、
特別なタイマーＩＣなどを用いなくてもリレー駆動相の
所定時間中のパルスを得ることができて、比較的安価に
構成することができるという効果があり、またパルスｒ
ｐを決定するコンデンサは０ＩＩ又抵抗を介して充電さ
ｎているので、可変抵抗の抵抗値をｙえることによって
、パルス中を自由に設定することができるという効果が
ある。また併合発明にあっては、上記特定発明の場合と
同様に特別なタイマーＩＣなどを用いなくてもリレー駆
切用の所定時間中のパルスを得ることができるという効
果を笑するのみならず、さらに、１巻線ラッチーＪジ型
リレーおよびリレー駆１用コシヂンサの直列１ｇ路と、
ラッチ回路の出力にてオンオフ座前され、オシ時にはｆ
ｒｔＪ記直列曲直列直流゛屯源電圧を印加する第１のト
ランジスタと、第１のトランジスタと前記直列回路との
間に順方向に直列接続されたタイオードと、前記直列回
路の両端間に接続され、第１のトランジスタのオン時に
はタイオードの順方向電圧降下にて逆バイアスされてオ
フとなり、第１のトランジスタのオフ時には用負バイア
スされてオシとなり、リレー駆動用］ｙヂンサの充゛電
電傅を枚重する第２のトランジスタとを伺するものであ
るから、第１のトランジスタのオシ時にはリレー駆切用
コーＪダシサが充′屯されるまでの間たけ１巻線ラツチ
ンジ型、リレーに特定方向の電流が流ｎ。
、ラッチ回路の前記民法した出力にて０Ｉ愛抵抗を介し
て充電されるコンデンサと、コンデンサの電圧が所定電
圧に達したときに導通してコンデンサの充電電荷を放電
するサイリスタと、サイリスタの専通時にう・シチ回路
の保持動作を解除するりセット回路と、ラッチ回路の出
力にてｔｕ＝されるリレーとを有するものであるから、
特別なタイマーＩＣなどを用いなくてもリレー駆動相の
所定時間中のパルスを得ることができて、比較的安価に
構成することができるという効果があり、またパルスｒ
ｐを決定するコンデンサは０ＩＩ又抵抗を介して充電さ
ｎているので、可変抵抗の抵抗値をｙえることによって
、パルス中を自由に設定することができるという効果が
ある。また併合発明にあっては、上記特定発明の場合と
同様に特別なタイマーＩＣなどを用いなくてもリレー駆
切用の所定時間中のパルスを得ることができるという効
果を笑するのみならず、さらに、１巻線ラッチーＪジ型
リレーおよびリレー駆１用コシヂンサの直列１ｇ路と、
ラッチ回路の出力にてオンオフ座前され、オシ時にはｆ
ｒｔＪ記直列曲直列直流゛屯源電圧を印加する第１のト
ランジスタと、第１のトランジスタと前記直列回路との
間に順方向に直列接続されたタイオードと、前記直列回
路の両端間に接続され、第１のトランジスタのオン時に
はタイオードの順方向電圧降下にて逆バイアスされてオ
フとなり、第１のトランジスタのオフ時には用負バイア
スされてオシとなり、リレー駆動用］ｙヂンサの充゛電
電傅を枚重する第２のトランジスタとを伺するものであ
るから、第１のトランジスタのオシ時にはリレー駆切用
コーＪダシサが充′屯されるまでの間たけ１巻線ラツチ
ンジ型、リレーに特定方向の電流が流ｎ。
また第１のトランジスタのオフ時にはりレー駆切開コシ
ヂンサが放電さｎるまでの聞たけ１巻線ラツチン′）型
リレーに反対方向の電流が流れて、接点の切替が行なわ
れ、そｎ以外の場合にはリレーに電流が流れないので、
無駄な電流消費がなくなシ、低消費電流化がり能になる
という効果をも擬するものである。
ヂンサが放電さｎるまでの聞たけ１巻線ラツチン′）型
リレーに反対方向の電流が流れて、接点の切替が行なわ
れ、そｎ以外の場合にはリレーに電流が流れないので、
無駄な電流消費がなくなシ、低消費電流化がり能になる
という効果をも擬するものである。
第１１は従来例の回路図、第２図は同上の前作説明図、
第３図は本発明の一実施例の回１甑第４図および第５図
は同上の１ＩＩＩＪ作説明図である。 Ｒｙはリレー、Ｔｒｔ 、’Ｔｒｔはトランジスタ、Ｃ
Ｉ 、Ｃ２＞ Ｃ３はコシヂンサ％Ｒ２は可変抵抗、（
２）はＰＵＴ、＋３１は微分回路、（４）はラッチ回路
、（５）はりセット回路である。 代理人 弁理士 石 出 長 七
第３図は本発明の一実施例の回１甑第４図および第５図
は同上の１ＩＩＩＪ作説明図である。 Ｒｙはリレー、Ｔｒｔ 、’Ｔｒｔはトランジスタ、Ｃ
Ｉ 、Ｃ２＞ Ｃ３はコシヂンサ％Ｒ２は可変抵抗、（
２）はＰＵＴ、＋３１は微分回路、（４）はラッチ回路
、（５）はりセット回路である。 代理人 弁理士 石 出 長 七
Claims (1)
- 【特許請求の範囲】 （］）検知器からのパルス信号を入力とし、入力信号の
袈化時に出力を発生する微分回路と、微分回路による微
分出力を入力とし、信づ入力時に出力が反転し、リセ・
ソトされるまでその状窓を保持するラッチ回路と、う・
ソチ回路の前記反転した出力にて０．１′ズ抵抗を介し
て充電されるコンデンサと、コンダンサの電圧が所定電
圧に達したときに醇辿してコンダンサの充電電荷を放電
するサイリスタと、サイリスタの導通時にラッチ回路の
医持助作を解除するリセット回路と、ラッチ回路の出力
にて駆動されるリレーとを有して成ること全特徴とする
検知器用のリレー駆動回路。 （２）・険知圏からのパルス信号を入力とし、入力（８
号の友化時に出力を発生する鉄分回路と、微分回路によ
る微分出力を入力とし、信号入力時に出力が反転し、リ
セットされるまで七〇状憩を保持するラッチ回路と、ラ
ッチ回路の前記反転した出力にて抵抗を介して充′屯さ
れるコンデンサと、コンダンサの電圧が所定電圧に達し
たときに等連してコンデンサの充電電荷を放電するサイ
リスタと、サイリスタの導通時にラッチ回路の深持切作
を解除するリセット回路と、１巻線ラッチ：７ジ型リレ
ー２よびリレー＃ＪＡ制用コシヂンサの直列回路と、ラ
ッチ回路の出力にてオーＪ７）ｉＭ ＩＩＪされｂ’Ｘ
’：ｉ時には前記直列回路に直流電源屯田を印加する第
１のトランジスタと、第１のトランジスタと前記直列回
路との間にｊ債方向に直列接続されたタイオードと、前
記直列回路の両端間に接続され、第１のトランジスタの
オン時にはタイオードの順方向磁圧降下にて逆バイアス
されてオフとなり、第１のトランジスタのオフ時には１
１圓バイアスされてオンとなり、リレー駆削用コンデン
サの充奄電イ声を枚重する第２のトランジスタとを儒し
て成ることを特徴とする検知器用のリレ−１払助回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15699683A JPS6049522A (ja) | 1983-08-26 | 1983-08-26 | 検知器用のリレ−駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15699683A JPS6049522A (ja) | 1983-08-26 | 1983-08-26 | 検知器用のリレ−駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049522A true JPS6049522A (ja) | 1985-03-18 |
| JPH0346936B2 JPH0346936B2 (ja) | 1991-07-17 |
Family
ID=15639899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15699683A Granted JPS6049522A (ja) | 1983-08-26 | 1983-08-26 | 検知器用のリレ−駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338556B1 (en) | 1999-01-25 | 2002-01-15 | Meganeryutsusenta Co., Ltd. | Rim lock of glasses frame and glasses frame |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941058A (ja) * | 1972-08-26 | 1974-04-17 | ||
| JPS55166828A (en) * | 1979-06-14 | 1980-12-26 | Matsushita Electric Works Ltd | Relay drive circuit |
-
1983
- 1983-08-26 JP JP15699683A patent/JPS6049522A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941058A (ja) * | 1972-08-26 | 1974-04-17 | ||
| JPS55166828A (en) * | 1979-06-14 | 1980-12-26 | Matsushita Electric Works Ltd | Relay drive circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338556B1 (en) | 1999-01-25 | 2002-01-15 | Meganeryutsusenta Co., Ltd. | Rim lock of glasses frame and glasses frame |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346936B2 (ja) | 1991-07-17 |
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