JPS6045519B2 - 電子装置 - Google Patents

Description

【発明の詳細な説明】 発明の利用分野 本発明は電荷結合デバイスを有する電子装置に関し、例
えば電荷結合デバイスメモリー（ＣＣ＼Ｄメモリー）に
関係し、例えば大きな記憶容量をもつたＣＣＤメモリー
の構造に関する。

従来技術 ＣＣＤメモリーの一般的構造はＳＰＳ（直列−並列一直
列）構造である。

最初に２進法ビットが直列に入力側シフトレジスタに入
力される。入力側シフトレジスタが一杯になるとそれら
のビットは並列にファーストイン〜フアーストアウ’ト
スタツク（ｆｉｒｓｔｉｎ−ｆｉｒｓｔｏｕｔｓｔａｃ
ｋ）に移送される。それからそれらのビットはスタック
内で列転送チャネルを通つて並列に動かされる。スタッ
クの出力においてこれらのビットは並列にもう１つのシ
フトレジスタ、すなわち出力側シフトレジスタに転送さ
れる。それからそれらのビットは直列に検出装置に移送
される。ＳＰＳ構造の大きな利点はただ１つの検出装置
があればよいことである。

しカルスタックの列転送チャネル間のチップ領域が無駄
になることが大きな欠点である。これは２つのレジスタ
の各段に列転送チャネルを整列させなければならないが
、２つのレジスタの各段の間隔は列転送チャネルを作る
のに必要な間隔より大きいからである。この欠点を解決
する方法の１つとして提案されているものがインターレ
ース型ＳＰＳ（ｉｎｔｅｒｌａｃｅｄＳＰＳ）といわれ
ているもので、米国特許３９１３０７７に述べられてい
る。

この方法は入力側シフトレジスタからスタツクヘの情報
電荷の並列転送にあたつて、レジスタの各段毎にある２
つの情報記憶場所のうち、一方の側のみに情報を一杯に
して第１回目の転送を行ない、次に各段の他方の側の記
憶場所のみを一杯にして２回目の転送を行なうものであ
る。すなわち入力側シフトレジスタはスタツ・夕の列転
送チャネルをすべて情報で満たすために２回にわたつて
入力される。また出力側シフトレジスタはスタックの列
転送チャネルの情報をすべてうけとるのに２回にわたつ
て転送をうける。このインターレース型ＳＰＳにおける
、列転送チ・ヤネルから出力側シフトレジスタヘの情報
の転送方法として用いられて来た従来技術の１つは１９
７８年のＩＳＳＣＣＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡ
ＬＰＡＰＥＲＳｌ頁１５０〜１５１に述べられている。
この従来技術の考えに従つて作成される列転送チャネル
と出力側シフトレジスタの平面は例えば第１図のように
なる。以下この従来技術について第１図を用いて説明す
る。同図において一点鎖線で示された列転送チャネル１
，２内を転送されて来た情報電荷は実線で示された転送
電極４によつて破線で示された蓄積電極６の下に並列に
移送される。転送電極４にはリード線５を介して転送り
ロックＲ６が印加され、蓄積電極６にはリード線７を介
して直流電圧ＶａＯが印加されている。インターレース
型ＳＰＳにおいては蓄積電極６の下で奇数番目の列転送
チャネル１に対応した部分の情報電荷を出力側シフトレ
ジスタ３のφクロックの蓄積電極１１の下へ転送し、次
にそれらを同図の右方向に転送して、直列に検出装置１
０によつて読み出させ、次に蓄積電極６の下で偶数番目
の列転送チャネル２に対応した部分の情報電荷を出力側
シフトレジスタ３のφ２クロックの蓄積電極１２の下へ
転送し、再びそれらを同図の右方向に転送して直列に検
出装置１０によつて読み出させる。このように２度に分
けて出力側シフトレジスタを使いわける理由はもし同時
にφ１クロックの蓄積電極１１およびφ２クロックの蓄
積電極１２の下へ情報−電荷を送ると、その後の出力側
シフトレジスタ内での直列な転送のときに、情報電荷が
混合してしまうからである。蓄積電極６の下に蓄積され
ている奇数番目の列転送チャネルにおける情報電荷だけ
を出力側シフ！トレジスタ内の対応するφ１クロックの
蓄積電極１１の下へ移動させ、かつそとき蓄積電極６の
下に蓄積されている偶数番目の列転送チャネルにおける
情報電荷を出力側シフトレジスタ内の対応するφ２クロ
ックの蓄積電極１２の下へ移動させなこいようにするた
め及び上記に対し逆にするために、従来技術では並列直
列転送電極８を設け、リード線９を介して転送りロック
φＴ２を印加している。

第２図は前記従来技術によつてφ１クロックのク蓄積電
極１１の下へ情報電荷を移動させるときのφ１，φ２，
φ，２の電圧波形を示す。

ここではＮチャネルの装置を仮定して話を進める。第３
Ａ図に第１図のＡ−Ｎ断面図を、第３Ｆ図に第１図のＢ
−Ｂ″断面図を示す。

なお第３Ａ図及び第３Ｆ図において、蓄積電極間の半導
体基板ＳＢの表面にはバリアＢＲが形成されている。時
刻ちにおいてはφ１，φ２，φτ２の電圧はＯ■近辺の
低レベルである。このときの第３Ａ図、第３Ｆ図に対応
した電子のポテンシャル分布を第３Ｂ図、第３Ｇ図にそ
れぞれ示す。第３Ｂ図において蓄積電極６の下の情報電
荷１５は並列直列転送電極８の下のポテンシャルバリア
１６のために移動しな）い。第３図Ｇにおいても蓄積電
極６の下で偶数番目の転送チャネルの下の情報電荷２１
は並列直列転送電極８の下のポテンシャルバリア１６の
ためにやはり移動しない。時刻Ｔ２において、φ１，φ
Ｔ２はともに高電圧と・なるが、φ２は低電圧である。

このとき第３Ａ図に対応したポテンシャルは第３Ｃ図の
実線で示したものとなり、参考として時刻ｔ１のものを
点線で一緒に示してある。第３Ｃ図かられかるように蓄
積電極６の下の情報電荷１５はより電子のポテンーシヤ
ルエネルギーの低いφ１クロックの蓄積電極１１の下に
移動する。ここでφ１クロックが高電圧のときの電極１
１の下のポテンシャルが２２である。一方向時刻Ｔ２に
おける第３Ｆ図Ｆに対応したポテンシャル分布を第３Ｈ
図に実線で示し、参考として時刻ちでのそれを点線で示
す。第３Ｈ図においては並列直列転送電極８の下のポテ
ンシャル井戸１９に情報電荷２１が多少移動するのみで
、φ２クロックの蓄積電極１２の下のポテンシャル井戸
１８には情報電荷２１は移動しない。というよりむしろ
従来技術はこのように設計することが必要であり、この
ように設計しなければならないということより、後で述
べるように従来技術の欠点が生ずる。以上の第３Ｃ図、
第３Ｈ図から結論されるように時刻ちにおいてφ１クロ
ックの蓄積電極１１の下へは情報電荷１５が転送される
がφ２クロックの蓄積電極１２の下へは情報電荷２１は
転送されない。

時刻ちにおける第１図のＡ−Ｎ断面部分でのポテンシャ
ル分布は第３Ｄ図のようになり、蓄積電極６の下で奇数
番目の列転送チャネルに対応した部分にあつた情報電荷
１５はすべてφ１クロックの蓄積電極１１の下へ移動し
ている。

一方第１図のＢ−Ｂ″断面部分でのポテンシャル分布は
第３Ｇ図と同じになり、情報電荷２１は時靜，と同じ位
置にある。時刻ちにおける第１図のＡ−Ａ″断面部分で
のポテンシャル分布は第３Ｅ図のようになり、情報電荷
１５の転送がすべて完了し、出力側シフトレジスタ３内
での転送が開始される前の状態となつている。

以上が出力側シフトレジスタのφ１クロックの蓄積電極
１１の下へのみ情報電荷１５を転送する過程であつて、
φ２クロックの蓄積電極１２の下へのみ情報電荷２１を
転送する場合は、前記のφ１クロックとφ２クロックと
を交換し゜Ｃ考えればよい。

従来技術の問題点 従来技術では第２図の時刻！において蓄積電極６の下の
情報電荷をφ１クロックの蓄積電極１１の下にのみ移動
させるには、第３Ｃ図において蓄積電極６の情報電荷が
存在するときのポテンシャル１７を同図の１８、すなわ
ちそのときのφ２クロックの蓄積電極１２の下のポテン
シ・ヤルより低くしなければならない。

さらに第３Ｈ図を用いて正確に言うならば並列直列転送
電極８に電圧を印加することにより、その下にポテンシ
ャル１９を形成したときに蓄積電極６の下および転送電
極８の下に再分布する情報電荷２１によつて決まるポテ
ンシャルの高さ（図示しない）が同図の１８の高さより
低くなければならない。もしそうでなければ、φ２クロ
ックの蓄積電極１２の下にも情報電荷２１が分布し、後
にφτ２のクロックの電圧がさがつて電極８の下のポテ
ンシャルが同図の１６まで上昇したとき、φ２クロック
の蓄積電極１２の下にも情報電荷２１の一部が存在する
ようになる。さらに第３Ｃ図かられかるように情報電荷
が存在しないときの電極６の下のポテンシャル２０は、
φ，２クロックが高電圧にあるときの電極８の下のポテ
ンシャル１９より高くなければならない。

さもないと電極６の下につねに一定量の情報電荷がとり
残されることになる。以上かられかるように蓄積電極６
によるポテンシャル２０の位置はポテンシャル１８と１
９との間に設定される。

φ１，φ２の高電圧レベルが＋１２■近辺とされるＣＣ
Ｄメモリでは蓄積電極６に加えられる電圧■Ｃｃは例え
ば＋５Ｖとされる。すなわち電極６を適当なポテンシャ
ルに保つために特別な直流電圧■Ｃｃが必要であるとい
つた欠点がある。また情報電荷が存在するときのポテン
シャル１７の位置を大体ポテンシャル１８より下にしな
ければならず、結局情報電荷量を十分大きく設定できな
いと言つた欠点も生じる。

発明の目的 本発明の目的は新規な構造を有するＣＣＤを含む電子装
置を提供することにある。

本発明の他の目的は、特定の電極を特別な電圧に保つこ
とを必要としないＳＰＳ構造のＣＣＤメモリを提供する
ことである。

本発明のもう１つの目的は、情報電荷量を十分大きく設
定でき、従つて１つの情報量当りの占有面積を小さくで
きることにより記憶容量を増加させることが可能なＳＰ
Ｓ構造のＣＣＤメモリーを提供することである。

発明の概要 奇数番目の列転送チャネルから出力側シフトレジスタへ
の転送に用いる並列直列転送電極と偶数番目の列転送チ
ャネルから出力側シフトレジスタへの転送に用いる並列
直列転送電極を別個に設け、かつ奇数番目の列転送チャ
ネル用の上記転送電極は偶数番目の列転送チャネルに対
しては転送電極として動作しないように配置し、また偶
数番目の列転送チャネル用の上記転送電極は奇数番目の
列転送チャネルに対しては転送電極として、動作しない
ように配置し、スタック内に中間ポテンノシヤルを保持
するための特別な直流電圧を使用しないで、奇数番目の
列転送チャネルから出力側シフトレジスタへの転送をお
こなうときは偶数番目の列転送チャネルからの転送が行
われず、また偶数番目の列転送チャネルから出力側シフ
トレジス７タへの転送をおこなうときは奇数番目の列転
送チャネルからの転送が行われないようにＣＣＤが構成
される。

すなわち、本発明の一実施例においては、Ｎ段直列・並
列電荷結合デバイスレジスタ、Ｍ段電荷フ結合デバイス
スタックおよび、Ｎ段並列・直列電荷結合デバイスレジ
スタを含み、前記スタックは前記直列・並列レジスタの
へ個の並列した出力に結合された△個の入力と前記並列
・直列レジスタの△個の並例した入力に結合された△個
の出力を備えることにより直列一並列一直列電荷転送路
を形成し、前記直列・並列レジスタと前記スタックと前
記並列・直列レジスタは前記直列一並列一直列電荷転送
路を通じて電荷パケットを伝播させるためのクロッキン
グ信号が印加される電極を含み、前記スタックの列転送
チャネルから前記並列・直列レジスタへの電荷転送にあ
たつて、奇数番目の列転送チャネル用の並列・直列転送
りロック電極と偶数番目の列転送チャネル用の並列・直
列転送りロック電極とを別に備えることにより、中間ポ
テンシャルを保持することを不必要とした電荷結合デバ
イスメモリが提供される。

実施例第４図は本発明の一実施例の平面図である。

同図では、半導体基板の上に設けられたＳＰＳ構造の列
転送チャネル１，２から出力側レジスタ３への転送部分
を示している。同図のＡ−Ｎ断面を第６Ａ図に示し、Ｂ
−Ｂ″断面を第６Ｆ図に示している。第４図において、
一点鎖線によりチャンネル１，２，３が示され、破線に
より蓄積電極４０，４１，１１，１２が示され、実線に
より転送電極３９，４，４３，４５，４６及び４７が示
されている。

第６Ａ図、第６Ｆ図のように、蓄積電極４０，４１，１
１，１２はシリコン酸化物のような薄い絶縁膜５１を介
して半導体基板５０の表面に形成されたチャンネル５１
上に横切つている。

転送電極４，４３，４５は上記蓄積電極を覆う絶縁膜５
５によつて、各蓄積電極から絶縁されている。第４図の
ように、蓄積電極４１は、奇数番目の列転送チャネル１
上において転送電極４３の下を越えて転送電極４５の下
まで延びており、偶数番目の列転送チャネル２上におい
て転送電極４３の下まで延びる。奇数番目列転送チャネ
ル１に対応する蓄積電極１１は転送電極４５の下まで延
びており、偶数番目の列転送チャネル２に対応する蓄積
電極１２は上記転送電極４５の下を越えて転送電極４３
の下まで延びている。

上記のような構成により、奇数番目の列転送チャネル上
の転送電極４３からの電界が蓄積電極４１によつて遮蔽
されることになり、したがつて奇数番目の列転送チャネ
ル１は転送電極４３からの電界を受けない。

同様に、偶数番目の列転送チャネル２上の転送電極４５
からの電界が蓄積電極１２によつて遮蔽され、この偶数
番目の列転送チャネルは転送電極４５からの電界を受け
ない。この実施例のＣＣＤメモリは、特に制御されない
が例えば埋込型とされ次のようにしてつくられる。先ず
Ｐ型シリコン基板５０を用意し、その表面に周知の熱酸
化技術によつて厚い酸化膜（図示し）ない）を形成する
。

次に選択エッチング技術によつて上記基板５０の列転送
チャネル１，２及び出力シフトレジスタのチャネル３と
する部分の表面から上記厚い酸化膜を除去し、露出した
基板５０の表面に再び熱酸化技術によつて薄い酸化膜５
２．を形成する。上記酸化膜５２を形成した後、もしく
は前にチャンネル１，２及び３とする部分の基板５０の
表面にＮ型不純物、例えばリンをイオン打込みすること
により埋込みチャネル５１を形成する。

次に周知のＣＶＤ法により多結晶シリコン層を形成し、
これを選択的にエッチングする。これにより残つた多結
晶シリコン層が電極４０，４１，１１，１２となる。多
結晶シリコン層及び前記厚い酸化膜をマスクとして基板
５０にＰ型不純物、例えば硼素をイオン打込みしバリヤ
５４を形成する。上記多結晶シリコン層の表面を酸化す
る。再び多結晶シリコン層を形成し、これを選択エッチ
ングすることにより電極４，４３，４５とする。実施例
のＣＣＤメモリは次のように動作する。なお第５図に奇
数番目の列転送チャネル１から出力側シフトレジスタ３
に情報電荷を転送するときの、φ１，φ２，φＴ２Ａ，
φτ悌の電圧波形のタイムチャートを示している。また
、第６Ｂ，６Ｃ，６Ｄ，６Ｅ図に第５図の時刻Ｔｌ，ｔ
２，ｔ３，ｔ４での第６Ａ図の各電極の下のポテンシャ
ルを示す。また第６Ｇ図に時亥！ＩＬｌ〜Ｔ４での第６
Ｆ図の各電極下のポテンシャルを示している。列転送チ
ャネルを転送されて来た情報電荷は、リード線５を介し
て、スタック内の最後のクロック信号Ｒ６を加えられた
蓄積電極４１の下に一度蓄積される。

第６Ｂ図に示すように時刻ちにおいて、奇数番目の列転
送チャネルの情報電荷１５はクロック信号Ｒ６の蓄積電
極４１の下にある。時刻ちになるとクロックφ１および
奇数番目の列転送チャネル用の並列直列転送りロックφ
Ｔ２Ａが高電圧となり、第６Ｃ図に示すようにクロック
φ，２Ａの転送電極４５およびクロックφ１の蓄積電極
１１の下のポテンシャルがともに低くなり、情報電荷１
５は蓄積電極１１の下へ移動する。時刻ちになると転送
りロックφＴ２Ａが低電圧となり第６Ｄ図に示すように
転送電極４５の下のポテンシャルがポテンシャル４７ま
で上昇する。時刻ζになるとクロックφ１も低電圧とな
り、第６Ｅ図に示すようにクロックφ１の蓄積電極１１
のポテンシャルも上昇して、結局時刻ちにおいて蓄積電
極４１の下にあつた情報電荷１５はφ１クロックの蓄積
電極１１の下へ転送されたことになる。一方偶数番目の
列転送チャネルの情報電荷２１は第６Ｇ図に示すように
時刻ちにおいてクロック信号Ｒの蓄積電極４１の下にあ
る。

時刻！においてクロックφ１，φτ熟が高電圧になつて
もφτ２Ａの転送電極４５はφ２の蓄積電極１２の上に
あるため影響を及ばさない。

また転送りロックφＴ２Ｂは時刻ｔ１と同様に低レベル
にあるため、その転送電極４３の下のポテンシャル位置
は時刻ちと同じである。従つて信号電荷２１は移動しな
い。時刻Ｔ３，ｔ４と経過しても情報電荷２１が何ら移
動しないのは明らかである。

以上から時刻ｔ１〜ζと経過すると奇数番目の列転送チ
ャネルの情報電荷１５のみが蓄積電極４１から出力シフ
トレジスタ３のφ１クロックの蓄積電極１１の下へ転送
される。

偶数番目の列転送チャネルの情報電荷２１のみを蓄積電
極４１から出力側シフトレジスタ３のφ２クロックの蓄
積電極１２の下へ転送させるには第５図のｔ１〜Ｔ，の
間にφ１とφ２とを入れかえ、φＴ２Ａとφτ２Ｂとを
入れかえた動作をさせればよいことは明らかであろう。

効果従来技術では必要であつた第３Ａ図の電極６の下の
ような中間レベルのポテンシャルは不必要であり、従つ
て中間レベルのポテンシャルを作り出すための直流電圧
■ＧＣが不必要となる。

現在のようにＭＯＳＲＡＭ，．ＣＣＤメモリが■。。＝
＋１２Ｖ，．Ｖ。。＝＋５Ｖ１■ＢＢ＝ー５Ｖといつた
３種類の電極電圧を使用している場合には前記■Ｃｃと
１して■。。＝＋５Ｖを中間ポテンシャルを作るための
直流電圧として使うことも可能であるが、外部供給電源
として■。。＝＋５■のみを使用するＭＯＳメモＩ）Ｌ
ＳＩの開発が進められている傾向を考えると、外部供給
電源電圧以外の中間レベルの電圧を必要としない方式は
有効である。従来技術では必要であつた情報電荷量への
制限が軽減される。

すなわち従来技術では第３Ｃ図においてＶＯ。の蓄積電
極６の下に情報電荷１５が存在するときのポテンシャル
１７の高さはφ２電極下のポテンシャル１８より略に低
くなければならない。従つて■。。の蓄積電極下に蓄積
可能な情報電荷は第３Ｃ図のポテンシャル２０からポテ
ンシャル１８までの間の面積に大体相当する。一方本発
明では貯えうる情報電荷量は基本的には第６Ｂ図におい
てポテンシャル４６からポテンシャル４７までの間の面
積であつて、それにさらに、４０，４１，１１，１２の
蓄積電極の面積を考慮して決定されるが、従来技術に比
較して転送電極の下のポテンシャル４７と蓄積ゲートの
下のポテンシャル４６との差を十分利用して、より大き
な情報電荷量を扱いえることは明らかである。

図面の簡単な説明第１図は従来技術の一実施例であつて
、列転送チャネルから出力側シフトレジスタへの転送部
分の上面図である。

第２図は第１図においてφ１クロックの蓄積電極下に情
報電荷を転送するときのφ１，φ２，φＴ２クロックの
電圧波形である。第３Ａ図、第３Ｆ図は第１図のＡ−Ａ
″断面図、Ｂｊ−Ｂ″断面図である。第３Ｂ〜３Ｅ図は
第３Ａ図に対応したポテンシャル図、第３Ｇ１３Ｈ図は
第３Ｆ図に対応したポテンシャル図である。第４図は本
発明の一実施例の列転送チャネルから出力側シフトレジ
スタへの転送部分の上面図である。第５７図は第４図に
おいてφ１クロックの蓄積電極下に情報電荷を転送する
ときのφ１，φ２，φＴ２Ａ，φＴ２Ｂクロックの電圧
波形である。第６Ａ図、第６Ｆ図は第４図のＡ−Ａ″断
面図、Ｂ−Ｂ″断面図である。第６Ｂ〜６Ｅ図は第６Ａ
図に対応したポフテンシヤル図、第６Ｇ図は第６Ｆ図に
対応したポテンシャル図である。１，２・・・・・・列
転送チャネル、３・・・・・・出力側シフトレジスタ、
４，６，８，１１，１２・・・・・・電極、５，７，９
，１３，１４・・・・・リード線、１０・・・・検出装
置、１５，２１・・・・・・情報電荷、１６，１７，１
８，１９，２０，２２・・・・・・ポテンシャル、４０
，４１，４３，４５・・・・・電極、４２，４４・・・
・リード線、４６，４７・・・・・・ポテンシャル。

Claims (1)

【特許請求の範囲】
1. １ 複数の列転送チャネルと、上記複数の列転送チャネ
   ルのうち第１の列転送チャネルからシフトレジスタへ情
   報を転送するのに用いられる第１の並列直列転送電極と
   、上記複数の列転送チャネルのうち第２の列転送チャネ
   ルからシフトレジスタへ情報を転送するのに用いられる
   第２の並列直列転送電極とを含むことを特徴とする電荷
   結合デバイスを有する電子装置。