JPS6044697B2 - デイジタル微分解析機の演算方法 - Google Patents
デイジタル微分解析機の演算方法Info
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- JPS6044697B2 JPS6044697B2 JP55095766A JP9576680A JPS6044697B2 JP S6044697 B2 JPS6044697 B2 JP S6044697B2 JP 55095766 A JP55095766 A JP 55095766A JP 9576680 A JP9576680 A JP 9576680A JP S6044697 B2 JPS6044697 B2 JP S6044697B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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Description
【発明の詳細な説明】
本発明は入力数を拡張する機能を備えたディジタル微分
解析機（ＤｉｇｉｔａｌＤｉｆｆｅｒｅｎｔｉａｌＡｎ
ａｙ２ｅｒ・・・ ・・・ ・・・以下、ＤＤＡと呼ぶ
。
解析機（ＤｉｇｉｔａｌＤｉｆｆｅｒｅｎｔｉａｌＡｎ
ａｙ２ｅｒ・・・ ・・・ ・・・以下、ＤＤＡと呼ぶ
。
）の演算方法に関する。従来、ＤＤＡにおける演算器の
入力数は固定であつたが、その理由は固定の方が制御が
簡単であり、その結果としてＤＤＡのハードウェア構成
を簡略化できるからである。
入力数は固定であつたが、その理由は固定の方が制御が
簡単であり、その結果としてＤＤＡのハードウェア構成
を簡略化できるからである。
とくに、演算の高速化をはかるために、一連の演算をい
わゆるパイプライン制御によりおこなう方式（特公昭５
４−１５３８時公報参照）や、各入力信号毎にバッファ
レジスタを設けておき必要な演算を並列におこなう方式
があるが、そのような方式においては、入力数を可変す
ると制御が著しく複雑になる問題があつた。
わゆるパイプライン制御によりおこなう方式（特公昭５
４−１５３８時公報参照）や、各入力信号毎にバッファ
レジスタを設けておき必要な演算を並列におこなう方式
があるが、そのような方式においては、入力数を可変す
ると制御が著しく複雑になる問題があつた。
このため、演算器の入力数が不足した場合、従Ｉ来は演
算器の前段に必要な入力数を有する加算器を接続するこ
とにより入力数の拡張をおこなつていた。
算器の前段に必要な入力数を有する加算器を接続するこ
とにより入力数の拡張をおこなつていた。
たとえば第１図において、積分器１１の固定入力数が３
の場合に６個の信号を入力する必要があｉるときは、入
力数が３の加算器１２と加算器１３とを積分器１１の前
段に設けることにより入力数を６に拡張すればよい。
の場合に６個の信号を入力する必要があｉるときは、入
力数が３の加算器１２と加算器１３とを積分器１１の前
段に設けることにより入力数を６に拡張すればよい。
しかし、一般にＤＤＡの加算器では出力増分を１ビツ
トあるいは数ビツトに丸めて伝送するから、丸めに要す
る時間のために、加算器の入力の総和をすべて１演算サ
イクル（以下、イタレーシヨンと呼ぶ。
トあるいは数ビツトに丸めて伝送するから、丸めに要す
る時間のために、加算器の入力の総和をすべて１演算サ
イクル（以下、イタレーシヨンと呼ぶ。
）で出力することが不可能になる。したがつて、たとえ
ば第１図において、積分器１１に直接入力する場合より
も遅れ時間が大きくなるのみでなく、丸めによる誤差が
増大するという問題が生じる。 本発明はこのような問
題点を解決するためになされたもので、加算器を不要に
することにより遅れ時間が大きくなることなく、丸めに
よる誤差も生じないようにして、入力数を拡張できる機
能を備えたＤＤＡの演算方法を提供することを目的とす
る。
ば第１図において、積分器１１に直接入力する場合より
も遅れ時間が大きくなるのみでなく、丸めによる誤差が
増大するという問題が生じる。 本発明はこのような問
題点を解決するためになされたもので、加算器を不要に
することにより遅れ時間が大きくなることなく、丸めに
よる誤差も生じないようにして、入力数を拡張できる機
能を備えたＤＤＡの演算方法を提供することを目的とす
る。
この目的を達成するため本発明においては、２以上の
イタレーシヨンにおける入力信号の微小増分（２次増分
）の総和を格納するレジスタのリセツト信号の発生タイ
ミングを入力数に応じて制御することによつて１演算器
あたりの入力数を倍増させることを可能にした点に特徴
がある。
イタレーシヨンにおける入力信号の微小増分（２次増分
）の総和を格納するレジスタのリセツト信号の発生タイ
ミングを入力数に応じて制御することによつて１演算器
あたりの入力数を倍増させることを可能にした点に特徴
がある。
以下、ＤＤＡにより積分演算をおこなう場合を例にし
て本発明の原理を説明する。
て本発明の原理を説明する。
ＤＤＡの各イタレーシヨンにおける積分演算は大別し
てつぎの（１）、（■）のフエーズにより実行される。
てつぎの（１）、（■）のフエーズにより実行される。
（１）ピツクアツプフエーズ ｉ番目のイタレーシヨ
ンにおけるＩ番目の入． 力変数の微小増分ΔＹｉ１，
をｌ＝１〜ｎについ て総計した増分ΔＹ，を求める。
ンにおけるＩ番目の入． 力変数の微小増分ΔＹｉ１，
をｌ＝１〜ｎについ て総計した増分ΔＹ，を求める。
（■）インテグレーシヨンフエーズ
１イタレーシヨンだけ前の期間における積分 器ｅ
Ｙレジスタの内容（Ｙｉ−１とする。
Ｙレジスタの内容（Ｙｉ−１とする。
）と上記 ，七ΔＹ，、１との加算をおこない、さらに
そ の加算結果（Ｙｉとする。）とＲレジスタの内容
（Ｒｉ−１とする。）との加算をおこない、その加る算
結果（Ｒ，とする。）をオーバーフロー分（Δ Ｚ，と
する。）を除いて、Ｒレジスタにセツトす る。すなわ
ち、つぎの演算が実行される。 ここで ｎ ：演算
器の固定入力数 １ ：イタレーシヨン番号 ΔＸｉ：積分独立変数の微小増分（１
次増分） Ｙｉ：被積分関数
Ｙ（７）ｉイタレーシヨ ンにおける
値） Ｒ，：積分値ＹピΔＸ，の残余
ΔＺ，：残余Ｒ，のオーバーフロー分
（３次増分） しかるに、演算器の入力
数により規制される 量は（１）式のΔＹ，であるが、
（１）式のΔＹ，を求め る演算を通常の累算器（ア
キユムレータ）によ り実行する場合、従来の方法で
はｎ個の２次増 分（ΔＹ，、１、ΔＹｉ１２、・
ΔＹｉ１ｎ）の 累算を完了した段階で、累算結果を格
納したレ ジスタをリセツトして、つぎのイタレーシヨ
ン おける２次増分の累算を開始することになるか ら
、一度にｎ個の入力しか処理できず、ｎ個を こえる
入力まで一度に処理るためには第１図に 示したごとく
ＤＤＡの加算器を用いて加算演算 を行なわせることが
必要になる。
そ の加算結果（Ｙｉとする。）とＲレジスタの内容
（Ｒｉ−１とする。）との加算をおこない、その加る算
結果（Ｒ，とする。）をオーバーフロー分（Δ Ｚ，と
する。）を除いて、Ｒレジスタにセツトす る。すなわ
ち、つぎの演算が実行される。 ここで ｎ ：演算
器の固定入力数 １ ：イタレーシヨン番号 ΔＸｉ：積分独立変数の微小増分（１
次増分） Ｙｉ：被積分関数
Ｙ（７）ｉイタレーシヨ ンにおける
値） Ｒ，：積分値ＹピΔＸ，の残余
ΔＺ，：残余Ｒ，のオーバーフロー分
（３次増分） しかるに、演算器の入力
数により規制される 量は（１）式のΔＹ，であるが、
（１）式のΔＹ，を求め る演算を通常の累算器（ア
キユムレータ）によ り実行する場合、従来の方法で
はｎ個の２次増 分（ΔＹ，、１、ΔＹｉ１２、・
ΔＹｉ１ｎ）の 累算を完了した段階で、累算結果を格
納したレ ジスタをリセツトして、つぎのイタレーシヨ
ン おける２次増分の累算を開始することになるか ら
、一度にｎ個の入力しか処理できず、ｎ個を こえる
入力まで一度に処理るためには第１図に 示したごとく
ＤＤＡの加算器を用いて加算演算 を行なわせることが
必要になる。
本発明の方法は、ｎ個の２次増分の累算を完了した段
階では上記レジスタをリセツトせず、たとえばさらにｎ
個の２次増分の累算を完了した段階で上記レジスタをリ
セツトすることにより、演算器の入力数を加算器を使用
せすに実質的に（２ｒ１）個に拡張するものである。
階では上記レジスタをリセツトせず、たとえばさらにｎ
個の２次増分の累算を完了した段階で上記レジスタをリ
セツトすることにより、演算器の入力数を加算器を使用
せすに実質的に（２ｒ１）個に拡張するものである。
以下、図面を参照して本発明の実施例を説明する。
第２図は本発明を用いたＤＤＡのブロツク構成を示す
。
。
第２図において、コンピユータ２０１は共通バス線２
０２とマルチプレクサ２０２１，２０２２および２０２
３を経由して、前記（２）式の演算結果を格納するＹメ
モリ２０３と前記（３）式の演算結果を格納するＲメモ
リ２０４および前記（３）式の演算におけるオーバーフ
ロー分ΔＺ，を格納する増分メモリ２０５にそれぞれの
初期値を伝送するとともに、制御メモリ２０６にＤＤＡ
の演算制御命令を伝送する。
０２とマルチプレクサ２０２１，２０２２および２０２
３を経由して、前記（２）式の演算結果を格納するＹメ
モリ２０３と前記（３）式の演算結果を格納するＲメモ
リ２０４および前記（３）式の演算におけるオーバーフ
ロー分ΔＺ，を格納する増分メモリ２０５にそれぞれの
初期値を伝送するとともに、制御メモリ２０６にＤＤＡ
の演算制御命令を伝送する。
また、コンピユータ２０１は制御メモリ２０６のアド
レスを指定するプログラム・カウンタ２０７に所望の値
を伝送し、さらにＤＤＡの演算を実行するために必要な
一連のタイミング信号を発生するコントローラ２０８の
起動と停止をおこなう。
レスを指定するプログラム・カウンタ２０７に所望の値
を伝送し、さらにＤＤＡの演算を実行するために必要な
一連のタイミング信号を発生するコントローラ２０８の
起動と停止をおこなう。
ＤＤＡの演算は、プログラム・カウンタ２０７により
指定された制御メモリ２０６のアドレスより読み出され
た演算制御命令を、コントローラ２０８で発生される一
連のタイミング信号に従つて実行することによつておこ
なわれる。
指定された制御メモリ２０６のアドレスより読み出され
た演算制御命令を、コントローラ２０８で発生される一
連のタイミング信号に従つて実行することによつておこ
なわれる。
ここで、プログラム・カウンタ２０７により指定され
る上記アドレスに格納されている演算制御命令は、所定
のイタレーシヨン時（たとえば、１番目のイタレーシヨ
ン時）における演算で使用される演算器の種別とこれに
関連した演算モードなどを指定するビツト構造を有する
。
る上記アドレスに格納されている演算制御命令は、所定
のイタレーシヨン時（たとえば、１番目のイタレーシヨ
ン時）における演算で使用される演算器の種別とこれに
関連した演算モードなどを指定するビツト構造を有する
。
第３図は上記演算制御命令におけるビツト構造の一例
を示す。
を示す。
第３図における各部分のうち、ＥＬは所望の演算を実
行するために使用される演算器の種別、ΔＸＡは（３）
式の独立変数の微小増分ΔＸｉが格納されている増分メ
モリ２０５のアドレス、ＤＴは上記ΔＸ，が時間増分Δ
ｔであるか否かを示すための１ビツトのフラグ、Ｐｘは
上記ΔＸ，の極性、ΔＹＡ１とΔＹＡ２およびΔＹＡ３
はそれぞれ（２）式のΔＹ、１とΔＹ，、２およびΔＹ
，、３が格納されている増分メモリ２０５のアドレス、
Ｐ１とＰ２およびＰ３はそれぞれ上記ΔＹｉ１１とΔＹ
ｉ１２およびΔＹ，、３の極性、ＥＦは上記演算器の入
力数拡張を制御するための１ビツトのフラグを示してい
る。
行するために使用される演算器の種別、ΔＸＡは（３）
式の独立変数の微小増分ΔＸｉが格納されている増分メ
モリ２０５のアドレス、ＤＴは上記ΔＸ，が時間増分Δ
ｔであるか否かを示すための１ビツトのフラグ、Ｐｘは
上記ΔＸ，の極性、ΔＹＡ１とΔＹＡ２およびΔＹＡ３
はそれぞれ（２）式のΔＹ、１とΔＹ，、２およびΔＹ
，、３が格納されている増分メモリ２０５のアドレス、
Ｐ１とＰ２およびＰ３はそれぞれ上記ΔＹｉ１１とΔＹ
ｉ１２およびΔＹ，、３の極性、ＥＦは上記演算器の入
力数拡張を制御するための１ビツトのフラグを示してい
る。
つぎに、第３図のビツト構造を有する演算制御命令に
もとづいて、固定入力数ｎを３として、１番目のイタレ
ーシヨン時における前記（１）式〜（３｝式の演算を実
行する場合を例にとつて第２図の動作をさらに詳細に説
明する。
もとづいて、固定入力数ｎを３として、１番目のイタレ
ーシヨン時における前記（１）式〜（３｝式の演算を実
行する場合を例にとつて第２図の動作をさらに詳細に説
明する。
制御メモリ２０６より読み出れた演算制御命令はデコ
ーダ２０９により解読されて、命令各部の解読信号が対
応する回路部に送られる。
ーダ２０９により解読されて、命令各部の解読信号が対
応する回路部に送られる。
使用すべき演算器の種別を示す前記ＥＬの解読結果（
ＥＬ）はコントローラ２０８に送られて、指定された演
算を実行するためのタイミング信号がコントローラ２０
８で生成されて所定の回路部に送られる。
ＥＬ）はコントローラ２０８に送られて、指定された演
算を実行するためのタイミング信号がコントローラ２０
８で生成されて所定の回路部に送られる。
たとえば、ＥＬにより前記（３）式の演算を実行すべき
ことが指定されたとき、コントロ ーラ２０８よりＹメ
モリ２０３とＲメモリ２０４のＥ端子にイネーブル信号
が送出されることをは じめとして（３）式の演算に必
要な一連のタイミング信号が送出される。（簡単のため
、第２図ではその一部のみを図示し、その他の信号は省
略してあ る） まず（１）式と（２）式の演算を実
行する場合、アドレ スΔＹＡ１〜ΔＹＡ３の解読結果
（ΔＹＡ１）、（ΔＹＡ２）、（ΔＹＡ３）を増分メモ
リ２０５のＡ端子に入力して、指定されたアドレスより
ΔＹ，、，（１ ＝１、２、３）が順次読み出されてΔ
Ｙレジスタ ２１０にセツトされる。
ことが指定されたとき、コントロ ーラ２０８よりＹメ
モリ２０３とＲメモリ２０４のＥ端子にイネーブル信号
が送出されることをは じめとして（３）式の演算に必
要な一連のタイミング信号が送出される。（簡単のため
、第２図ではその一部のみを図示し、その他の信号は省
略してあ る） まず（１）式と（２）式の演算を実
行する場合、アドレ スΔＹＡ１〜ΔＹＡ３の解読結果
（ΔＹＡ１）、（ΔＹＡ２）、（ΔＹＡ３）を増分メモ
リ２０５のＡ端子に入力して、指定されたアドレスより
ΔＹ，、，（１ ＝１、２、３）が順次読み出されてΔ
Ｙレジスタ ２１０にセツトされる。
ΔＹレジスタ２１０にセツトされたΔＹｉ１１ と
、ｉ番目のイタレーシヨン時に先立つてリセツ 卜信号
発生回路２１１て生成されたリセツト信号ＲＥＳＥＴに
よりリセツトされたＳＤＹレジスタ２１ ２の内容（Ｓ
ＤＹ１、ｏ＝Ｏ）とが加算器２１３に入力されて、
ＳＤＹ，、ｏ＋ΔＹ，、１＝ΔＹ，、１の演算がお
こなわれて、その結果ΔＹｉ１１がＳＤＹｉ１１として
ＳＤＹレジスタ２１２にセツトされる。
、ｉ番目のイタレーシヨン時に先立つてリセツ 卜信号
発生回路２１１て生成されたリセツト信号ＲＥＳＥＴに
よりリセツトされたＳＤＹレジスタ２１ ２の内容（Ｓ
ＤＹ１、ｏ＝Ｏ）とが加算器２１３に入力されて、
ＳＤＹ，、ｏ＋ΔＹ，、１＝ΔＹ，、１の演算がお
こなわれて、その結果ΔＹｉ１１がＳＤＹｉ１１として
ＳＤＹレジスタ２１２にセツトされる。
つぎに、ΔＹレジスタ２１０にセツトされたΔＹ，、
２とＳＤＹレジスタ２１２の内容（ＳＤＹ，、１＝ΔＹ
，、１）とが加算器２１３に入力されて、ＳＤＹ１１１
＋ΔＹ，、２＝ΔＹｉ１１＋ΔＹｉ１２の演算がおこな
われて、その結果力ＧＤＹ１、２としてＳＤＹレジスタ
２１２にセツトされる。
２とＳＤＹレジスタ２１２の内容（ＳＤＹ，、１＝ΔＹ
，、１）とが加算器２１３に入力されて、ＳＤＹ１１１
＋ΔＹ，、２＝ΔＹｉ１１＋ΔＹｉ１２の演算がおこな
われて、その結果力ＧＤＹ１、２としてＳＤＹレジスタ
２１２にセツトされる。
同様の演算を繰り返すことにより、（１）式のΔ・Ｙ
１がＳＤＹ，、。
１がＳＤＹ，、。
＝ＳＤＹ，、３としてＳＤＹレジスタ２１ ２中に求め
られる。 上記の演算において、ＳＤＹレジスタ２１２
と加算器２１３とは累算器に相当している。
られる。 上記の演算において、ＳＤＹレジスタ２１２
と加算器２１３とは累算器に相当している。
また、極性ビツトの解読結果（Ｐ１）、（Ｐ２）、
（Ｐ３）が負極性の楊合には、負極性微小増分に関する
２の補数とＤＹ１、１との加算が加算器２１３において
実行される。
（Ｐ３）が負極性の楊合には、負極性微小増分に関する
２の補数とＤＹ１、１との加算が加算器２１３において
実行される。
たとえば、ΔＹ１、２が負極性となつた場合には、ＳＤ
Ｙｉ）１−ΔＹｉ）２：ΔＹｉ〜１−ΔＹｉ）２ノの演
算がおこなわれる。
Ｙｉ）１−ΔＹｉ）２：ΔＹｉ〜１−ΔＹｉ）２ノの演
算がおこなわれる。
つぎに、アドレスΔＸＡの解読結果（ΔＸＡ）で指
定された増分メモリ２０５のアドレスより読み出された
ΔＸ，が、フラグ（ＤＴ）により時間増分 Δｔに相当
することが指示された場合、ΔＸレジスタ２１４にセツ
トされる。
定された増分メモリ２０５のアドレスより読み出された
ΔＸ，が、フラグ（ＤＴ）により時間増分 Δｔに相当
することが指示された場合、ΔＸレジスタ２１４にセツ
トされる。
一方、前記プログラム●カウンタ２０７の出力により
指定された制御メモリ２０６のアドレスと同一のＹメモ
リ２０３のアドレスよりＹ，−１が読み出され、そのＹ
，−１と、ＳＤＹ１、３とが加算器２１５において加算
され、（２）式のＹ，が求められる。
指定された制御メモリ２０６のアドレスと同一のＹメモ
リ２０３のアドレスよりＹ，−１が読み出され、そのＹ
，−１と、ＳＤＹ１、３とが加算器２１５において加算
され、（２）式のＹ，が求められる。
このＹ１は、マルチプレクサ２０２１を通してＴ１の
タイミングでＹメモリ２０３におけるＹ，−１の格納さ
れていたアドレスにセツトされるとともに、乗算器２１
６において前記ΔＸレジスタ２１４にセツトされたΔＸ
，との乗算がおこなわれる。 乗算の結果（Ｙ，・ΔＸ
，）は、Ｙメモリ２０３と制御メモリ２０６のアドレス
を指定した前記プログラム・カウンタ２０７の内容に相
当したＲメモリ２０４のアドレスより読み出されたＲ，
−１と加算器２１７において加算され、（３｝式のＲ１
が求められる。
タイミングでＹメモリ２０３におけるＹ，−１の格納さ
れていたアドレスにセツトされるとともに、乗算器２１
６において前記ΔＸレジスタ２１４にセツトされたΔＸ
，との乗算がおこなわれる。 乗算の結果（Ｙ，・ΔＸ
，）は、Ｙメモリ２０３と制御メモリ２０６のアドレス
を指定した前記プログラム・カウンタ２０７の内容に相
当したＲメモリ２０４のアドレスより読み出されたＲ，
−１と加算器２１７において加算され、（３｝式のＲ１
が求められる。
オーバーフロー分を含めた加算結果はオーバーフロー検
出部を備えたバツフア２１８に一時セツトされ、Ｒ，に
相当する部分がマルチプレクサ２０２２を通してＴ２の
タイミングでＲメモリ２０４におけるＲ，−１の格納さ
れていたアドレスにセツトされるとともに、オーバーフ
ロー分ΔＺ１に相当する部分がマルチプレクサ２０２３
を通してＴ３のタイミングて増分メモリ２０５にセツト
される。 なお、ΔＸ，に関する極性ビツトＰｘの解読
結果（Ｐｏ）が負極性を指示している場合には、Ｙ，・
ΔＸ１に関する２の補数とＲ，−１との加算に相当する
つぎの演算を実行することによりＲ１を求ればよい。
出部を備えたバツフア２１８に一時セツトされ、Ｒ，に
相当する部分がマルチプレクサ２０２２を通してＴ２の
タイミングでＲメモリ２０４におけるＲ，−１の格納さ
れていたアドレスにセツトされるとともに、オーバーフ
ロー分ΔＺ１に相当する部分がマルチプレクサ２０２３
を通してＴ３のタイミングて増分メモリ２０５にセツト
される。 なお、ΔＸ，に関する極性ビツトＰｘの解読
結果（Ｐｏ）が負極性を指示している場合には、Ｙ，・
ΔＸ１に関する２の補数とＲ，−１との加算に相当する
つぎの演算を実行することによりＲ１を求ればよい。
（３）式または（３Ｙ式の演算が終了した後、フラグ
（ＩＥＦ）がＯであば、前記リセツト信号ＲＥＳＥＴに
よりＳＤＹレジスタ２１２の内容はＯにされて、つぎの
（１＋１）番目のイタレーシヨンにおける命令が実行さ
れる。
（ＩＥＦ）がＯであば、前記リセツト信号ＲＥＳＥＴに
よりＳＤＹレジスタ２１２の内容はＯにされて、つぎの
（１＋１）番目のイタレーシヨンにおける命令が実行さ
れる。
この場合、ＥＬで指定された演算器の入力数は本来の
固定入力数ｎ＝３のままである。
固定入力数ｎ＝３のままである。
一方、フラグ（ＩＥＦ）が１であれば、リセツト信号
ＲＥＳＥＴは生成されず、ＳＤＹレジスタ２１２内には
（１）式の値が保持されていて、（１＋１）番目のイタ
レーシヨンにおける命令が実行されたとき、下記の値が
さらに累算されることになる。
ＲＥＳＥＴは生成されず、ＳＤＹレジスタ２１２内には
（１）式の値が保持されていて、（１＋１）番目のイタ
レーシヨンにおける命令が実行されたとき、下記の値が
さらに累算されることになる。
これをもとに、（２）式と（３）式にしたがつて、
Ｙｉ＋１とＲｉ＋１を求める演算をおこなつた後、フラ
グ（ＩＥＦ）が０であれば、ＳＤＹレジスタ２１２の内
容が０にされる。 このことは、２個の演算器の入力
の総和が求められたことになり、演算器の入力数がさら
にｎだけ増加してｎ＋ｎ＝加に拡張されたことを意味ノ
する。
Ｙｉ＋１とＲｉ＋１を求める演算をおこなつた後、フラ
グ（ＩＥＦ）が０であれば、ＳＤＹレジスタ２１２の内
容が０にされる。 このことは、２個の演算器の入力
の総和が求められたことになり、演算器の入力数がさら
にｎだけ増加してｎ＋ｎ＝加に拡張されたことを意味ノ
する。
したがつて、フラグ（ＩＥＦ）をＯか１にするだけ
の簡単な制御により、演算器の入力数を固定入力数の整
数倍に拡張することができる。
の簡単な制御により、演算器の入力数を固定入力数の整
数倍に拡張することができる。
前記（１）〜（３）式に示された演算の開始、継続お
よ・び終了を制御するタイミング信号の時間関係は第
４図に示すようになる。
よ・び終了を制御するタイミング信号の時間関係は第
４図に示すようになる。
第４図において、ＣＬＫは各イタレーシヨンで（１）
式の微小増分ΔＹ，、１、ΔＹ，、２、 ΔＹ，
、。
式の微小増分ΔＹ，、１、ΔＹ，、２、 ΔＹ，
、。
のピツクアツプ開始のタイミングを与えるＢピツクアツ
ブロツクで、第２図におけるコントローラ２０８より増
分メモリ２０５のイネーブル信号とリセツト信号発生回
路２１１の入力信号になる。 フラグ（ＩＥＦ）はＣＬ
Ｋに同期して第２図におけるデコーダ２０９から、リセ
ツト信号発生回路２ １１に入力される。
ブロツクで、第２図におけるコントローラ２０８より増
分メモリ２０５のイネーブル信号とリセツト信号発生回
路２１１の入力信号になる。 フラグ（ＩＥＦ）はＣＬ
Ｋに同期して第２図におけるデコーダ２０９から、リセ
ツト信号発生回路２ １１に入力される。
ＣＬＫが１のタイミングでＩＥＦが１の場合には、（１
）式のΔＹ，がつぎのイタレーシヨンでも保持されて、
新たに求められたピツクアツプ値に累算されるが、この
ような累算とこれに続く（２）、（３）式の演算はＩＥ
Ｆが１の間継続しておこなわれる。 ＣＫＬが１のタイ
ミングでＩＥＦが０になるとＲＥＳＥＴが生成されて、
（１）式のΔＹｉがつぎのイタレーシヨンまで継続する
ことが終了する。
）式のΔＹ，がつぎのイタレーシヨンでも保持されて、
新たに求められたピツクアツプ値に累算されるが、この
ような累算とこれに続く（２）、（３）式の演算はＩＥ
Ｆが１の間継続しておこなわれる。 ＣＫＬが１のタイ
ミングでＩＥＦが０になるとＲＥＳＥＴが生成されて、
（１）式のΔＹｉがつぎのイタレーシヨンまで継続する
ことが終了する。
なお、ＲＥＳＥＴはＣＬＫをＩＥＦの反転信号（正
「）によりゲートする下記の論理式で生成されるから、
第２図のリセツト信号発生回路２１１は１個のインバー
タと１個の２入カアンドゲートによる簡単な構成で実現
される。
「）によりゲートする下記の論理式で生成されるから、
第２図のリセツト信号発生回路２１１は１個のインバー
タと１個の２入カアンドゲートによる簡単な構成で実現
される。
ＲＥＳＥＴ＝ＣＬＫ−庄「
本発明を用いてＤＤＡの演算器入力数の拡張をおこな
つた場合、たとえば第１図の演算器は第５図のように２
個の積分器５１と５２を重ね合わせた構成により実現さ
れる。
つた場合、たとえば第１図の演算器は第５図のように２
個の積分器５１と５２を重ね合わせた構成により実現さ
れる。
第５図において、積分器５１を積分器５２に重ね合わ
せることは、積分器５１による３個の入力成分の積分結
果を外部にとりだすことなくつぎのイタレーシヨン時ま
で保持し、積分器５２によるさらに３個の入力成分の積
分結果と累算することを意味し、本発明により加算器を
用いることなく積分器の入力数を３より６に倍増できた
ことになる。
せることは、積分器５１による３個の入力成分の積分結
果を外部にとりだすことなくつぎのイタレーシヨン時ま
で保持し、積分器５２によるさらに３個の入力成分の積
分結果と累算することを意味し、本発明により加算器を
用いることなく積分器の入力数を３より６に倍増できた
ことになる。
以上説明したごとく、本発明によれば各イタレーシヨ
ン時における入力変数の微小増分の総和を格納するレジ
スタをリセツトする信号の発生タイミングを入力数に応
じて制御することによりＤＤＡの加算器要素を用いずに
演算器の入力数を任意に拡張することができ、その効果
は大きい。
ン時における入力変数の微小増分の総和を格納するレジ
スタをリセツトする信号の発生タイミングを入力数に応
じて制御することによりＤＤＡの加算器要素を用いずに
演算器の入力数を任意に拡張することができ、その効果
は大きい。
第１図はＤＤＡにおける演算器の１構成例を示す図、
第２図は本発明を用いたＤＤＡの１実施例における回路
構成を示す図、第３図は本発明を用いたＤＤＡの演算を
実行するための制御命令のビツト構成例を示す図、第４
図は本発明を用いたＤＤＡの演算を実行するときの基本
となる制御信号のタイムチヤート、第５図は第１図の演
算器と同一の機能を有する本発明における演算器の構成
を示す図である。 １１・・・・・・積分器、２０４， ２０５， ２０
６， ２０７・・・・・・メモリ。
第２図は本発明を用いたＤＤＡの１実施例における回路
構成を示す図、第３図は本発明を用いたＤＤＡの演算を
実行するための制御命令のビツト構成例を示す図、第４
図は本発明を用いたＤＤＡの演算を実行するときの基本
となる制御信号のタイムチヤート、第５図は第１図の演
算器と同一の機能を有する本発明における演算器の構成
を示す図である。 １１・・・・・・積分器、２０４， ２０５， ２０
６， ２０７・・・・・・メモリ。
Claims (1)
- 【特許請求の範囲】 １ 被積分関数、該被積分関数の残余、入力変数の微小
増分、出力変数の微小増分、積分独立変数の微小増分を
それぞれ格納するメモリと、１回毎の演算サイクルにお
ける２個以上の入力変数の上記微小増分を累算した結果
を一時格納するレジスタと、上記メモリとレジスタに格
納された内容にもとづき所定の演算をおこなう演算装置
とを具備したディジタル微分解析機において、上記入力
変数の個数が１回毎の演算サイクル中に処理すべき所定
数をこえる場合には、該所定数の入力変数に対する上記
所定の演算をおこなう演算サイクルが終了した後におい
ても上記レジスタの内容をリセットせず、引続く１回以
上の演算サイクルにおいて、所定数をこえた入力変数の
微小増分を上記レジスタの内容に順次累算するようにし
て該所定数をこえた入力変数を含む所定の演算の実行を
すすめ、すべての入力変数を含む所定の演算が終了した
演算サイクルにおいて上記レジスタの内容をリセットす
るようにしたことを特徴とするディジタル微分解析機の
演算方法。 ２ 上記メモリとレジスタおよび演算装置の動作の制御
をコンピュータ制御命令によりおこない、該制御命令に
おける特定のビットにより上記レジスタの内容をリセッ
トする信号の発生を制御することを特徴とする特許請求
の範囲第１項のディジタル微分解析機の演算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095766A JPS6044697B2 (ja) | 1980-07-15 | 1980-07-15 | デイジタル微分解析機の演算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095766A JPS6044697B2 (ja) | 1980-07-15 | 1980-07-15 | デイジタル微分解析機の演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720863A JPS5720863A (en) | 1982-02-03 |
| JPS6044697B2 true JPS6044697B2 (ja) | 1985-10-04 |
Family
ID=14146602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55095766A Expired JPS6044697B2 (ja) | 1980-07-15 | 1980-07-15 | デイジタル微分解析機の演算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60102978A (ja) * | 1983-11-11 | 1985-06-07 | Nippon Light Metal Co Ltd | 親水性皮膜を有する素形部材 |
-
1980
- 1980-07-15 JP JP55095766A patent/JPS6044697B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720863A (en) | 1982-02-03 |
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