JPS6042865A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPS6042865A JPS6042865A JP15077183A JP15077183A JPS6042865A JP S6042865 A JPS6042865 A JP S6042865A JP 15077183 A JP15077183 A JP 15077183A JP 15077183 A JP15077183 A JP 15077183A JP S6042865 A JPS6042865 A JP S6042865A
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- boron
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- oxide film
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
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- 229920005591 polysilicon Polymers 0.000 claims description 13
- 229910052796 boron Inorganic materials 0.000 abstract description 26
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 25
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンゲートMO8)ランジスタのしきい1
直の制r114+方法にかかわる。
直の制r114+方法にかかわる。
便米、Pチャンネル1ViOSトランジスタを作製する
ノ易曾、第1図に示すように、リンドープしたゲートポ
リシリコン4に、ソート・ドレインの拡散層形成のため
のボロンイオン注入(または、ボロンが入らないように
、イオン注入のマスクとして気相成長酸化膜5を、ゲー
トポリシリコン上にのせている。その理由は、ケートポ
リシリコンボロンが存在すると、後工程の熱処理で、ボ
ロンがゲート酸化膜3をつきぬけて、シリコン表面に拡
散され、■でが変動するためである。
ノ易曾、第1図に示すように、リンドープしたゲートポ
リシリコン4に、ソート・ドレインの拡散層形成のため
のボロンイオン注入(または、ボロンが入らないように
、イオン注入のマスクとして気相成長酸化膜5を、ゲー
トポリシリコン上にのせている。その理由は、ケートポ
リシリコンボロンが存在すると、後工程の熱処理で、ボ
ロンがゲート酸化膜3をつきぬけて、シリコン表面に拡
散され、■でが変動するためである。
本発明はゲートポリシリコンに、P型とN型の不純物を
混在させながら、それぞれの鍼度を制御押することによ
り、ボロンのゲートw化膜つきぬけを防止することを特
徴としている。即ち、ポリノリコンゲート電惟に、P型
とN型の不純物が混在することを防ぐだめのイオン注入
マスク層を形成することなく、N型の不純物譲反をP型
より約1侑以上太くするだけで、ボロンのグーIn化膜
つきぬけを防止し、しきい値電圧を安定に再ることがで
きる。
混在させながら、それぞれの鍼度を制御押することによ
り、ボロンのゲートw化膜つきぬけを防止することを特
徴としている。即ち、ポリノリコンゲート電惟に、P型
とN型の不純物が混在することを防ぐだめのイオン注入
マスク層を形成することなく、N型の不純物譲反をP型
より約1侑以上太くするだけで、ボロンのグーIn化膜
つきぬけを防止し、しきい値電圧を安定に再ることがで
きる。
本発明によればイオン注入マスク層の形成が不要となり
、プロセス的に大変間型VCなる。
、プロセス的に大変間型VCなる。
本発明の成立つ根拠を実施例を通して説明する。
第2図は第1図と同様に、Pチャンネルトランジスタの
ソース・ドレイン形成ステップにおけるトランジスタ部
1m面図を示す。ゲートポリシリコン4にはすでにリン
がドープされている。ゲートポリシリコンの厚さは50
00X、グー)d化膜の厚さは750Xでiうる。この
状態でPチャンネルのソース・ドレインをボロンのイオ
ン注入により形成する。ドーズ献は3 X l 016
ctn−”、エネルギーは50KIVとする。この条件
で、ゲートポリシリコン中に、はぼ5 X 1019c
m−”の濃度で、ボロンがドープされる。st 4)J
のゲートポリシリコン中のリンドープ量を変化させたと
きの、出来上シのPチャンネルトランジスタのしきい値
のデータを狭1に示す。
ソース・ドレイン形成ステップにおけるトランジスタ部
1m面図を示す。ゲートポリシリコン4にはすでにリン
がドープされている。ゲートポリシリコンの厚さは50
00X、グー)d化膜の厚さは750Xでiうる。この
状態でPチャンネルのソース・ドレインをボロンのイオ
ン注入により形成する。ドーズ献は3 X l 016
ctn−”、エネルギーは50KIVとする。この条件
で、ゲートポリシリコン中に、はぼ5 X 1019c
m−”の濃度で、ボロンがドープされる。st 4)J
のゲートポリシリコン中のリンドープ量を変化させたと
きの、出来上シのPチャンネルトランジスタのしきい値
のデータを狭1に示す。
以下余白 ・)
表1
この結果によれば、リン濃度がボロン濃度よ91桁高け
れば、ボロンがゲートポリシリコン中に混在していても
、ボロンが全く含まれないときと同一のしきい値が得ら
れ、ボロンがゲート酸化膜をつきぬけていないことを示
している。
れば、ボロンがゲートポリシリコン中に混在していても
、ボロンが全く含まれないときと同一のしきい値が得ら
れ、ボロンがゲート酸化膜をつきぬけていないことを示
している。
この現象はfi論的には次のように説明される。
シリ°コンと酸化膜間の不純物の偏析はシリコンのフェ
ルミレベルによシ決定される。例えば、イオン注入後の
熱処理温度を1000℃としたとき、この温度における
ボロンの偏析係数(シリコンと酸化膜界面におけるシリ
コン中のボロン濃度と酸化膜中のボロン濃度の比)は、
シリコン中のリンニア/17JQす7 mKl)E 5
X I Q”し〃t−”、ホo ンm i 5X 1
0”+MIL−” ノとき0.01−(’あり、す7(
4度が5X 1 (1”x′m−1、ボロンdfが5
X 1019cm−” ]とき0.5である。リンが存
在しないときのボロンの偏析係数は〈約3.0である。
ルミレベルによシ決定される。例えば、イオン注入後の
熱処理温度を1000℃としたとき、この温度における
ボロンの偏析係数(シリコンと酸化膜界面におけるシリ
コン中のボロン濃度と酸化膜中のボロン濃度の比)は、
シリコン中のリンニア/17JQす7 mKl)E 5
X I Q”し〃t−”、ホo ンm i 5X 1
0”+MIL−” ノとき0.01−(’あり、す7(
4度が5X 1 (1”x′m−1、ボロンdfが5
X 1019cm−” ]とき0.5である。リンが存
在しないときのボロンの偏析係数は〈約3.0である。
このため、リン濃度がボロン濃度よ#)1悄尚はオtば
、シリコンから酸化族へのボロンの$励はほとんどおこ
らず、ボロンのつきぬけECよるしきい直の変動は全く
無視できる。
、シリコンから酸化族へのボロンの$励はほとんどおこ
らず、ボロンのつきぬけECよるしきい直の変動は全く
無視できる。
この実施vすかられかるように、本発明によれば、ゲー
トポリシリコン中の複数の不純物の濃度をそれぞれ制御
することによシ、不純物のゲート酸化膜つきぬけを防き
゛、安ボなしきい値′4を得ることができる。また、ゲ
ートポリシリコン中に、ソース・ドレイン形成のための
不純物がドープされることを防ぐだめの、イオン注入の
マスク層を形成する工程が不要となシ、プロセスが非常
に藺暎化さjeXt産土大いに効果がある。
トポリシリコン中の複数の不純物の濃度をそれぞれ制御
することによシ、不純物のゲート酸化膜つきぬけを防き
゛、安ボなしきい値′4を得ることができる。また、ゲ
ートポリシリコン中に、ソース・ドレイン形成のための
不純物がドープされることを防ぐだめの、イオン注入の
マスク層を形成する工程が不要となシ、プロセスが非常
に藺暎化さjeXt産土大いに効果がある。
第1図、・第2図は各々従来の場合、本発明実施例の場
合のPチャンネルソース・ドレイン形成のためのボロン
イオン注入直前の、トランジスタ部断面図、である。 なお図において、1・・・・・・Ndシリコン基板、2
・・・・・・フィールド・シリコン酸化膜、3・・・・
・・ゲートシリコン酸化膜、4・・・・・・リンドープ
ゲートポリシコン電極、5・・・・・・イオン注入マス
ク用CVDシリコン酸化膜、である。
合のPチャンネルソース・ドレイン形成のためのボロン
イオン注入直前の、トランジスタ部断面図、である。 なお図において、1・・・・・・Ndシリコン基板、2
・・・・・・フィールド・シリコン酸化膜、3・・・・
・・ゲートシリコン酸化膜、4・・・・・・リンドープ
ゲートポリシコン電極、5・・・・・・イオン注入マス
ク用CVDシリコン酸化膜、である。
Claims (2)
- (1)/リコングートMO8)ランジスタのケートポリ
シリコン中に、N型の不純物とpgの不純」勿が?昆げ
し、かつN型の不純9勿で濃度がP型の不純数(S展よ
り約1桁局いことを特徴とする1可08)−シ半導体装
直。 - (2)N型の不純物がリンまだはヒソ、P型の不純1勿
がホロンでりることを特徴とする請求の範囲第(1)項
記載の1〜゛10S型半導体装it。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15077183A JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15077183A JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Mos型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6042865A true JPS6042865A (ja) | 1985-03-07 |
Family
ID=15504057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15077183A Pending JPS6042865A (ja) | 1983-08-18 | 1983-08-18 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6042865A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
US5454997A (en) * | 1992-06-12 | 1995-10-03 | Karlin; James | Method of manufacture improved appliance doors and panels |
US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5260080A (en) * | 1975-11-12 | 1977-05-18 | Nec Corp | Semiconductor device |
-
1983
- 1983-08-18 JP JP15077183A patent/JPS6042865A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5260080A (en) * | 1975-11-12 | 1977-05-18 | Nec Corp | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
US5454997A (en) * | 1992-06-12 | 1995-10-03 | Karlin; James | Method of manufacture improved appliance doors and panels |
US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
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