JPS6041859B2 - 半導体容器 - Google Patents
半導体容器Info
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- JPS6041859B2 JPS6041859B2 JP1693180A JP1693180A JPS6041859B2 JP S6041859 B2 JPS6041859 B2 JP S6041859B2 JP 1693180 A JP1693180 A JP 1693180A JP 1693180 A JP1693180 A JP 1693180A JP S6041859 B2 JPS6041859 B2 JP S6041859B2
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- container
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- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
この発明は半導体容器、特に多入出力半導体装置あるい
は複数個の半導体装置などを収容する半導体容器に関す
るものである。
は複数個の半導体装置などを収容する半導体容器に関す
るものである。
従来のこの種の半導体装置を収容した容器構成の概要を
第１図に示してある。
第１図に示してある。
この第１図において、１は半導体装置を示し、１１はこ
の半導体装置１に設けられた各端子である。また１は半
導体容器を示し、２１１は通常、セラミックからなる複
数の絶縁体層、２１２はこの絶縁体面に選択的位置を占
めて形成された導電体層、２１３はこの絶縁体層２１１
のスルーホールを通して両面の導電体層２１２間を接続
する接続部、２１４は各外部リード端子である。すなわ
ち、このようにして従来例においては、半導体容器１の
一方の面で、半導体装置１の端子１１を導電体層２１２
に接続して収容し、この導電体層２１２からスルーホー
ルの接続部２１３および他の面の導電体層２１２を介し
て、他方の面の外部リード端子２１４に引き出すように
しており、この場合は半導体装置１が１個だけであるが
、これを複数個収容する場合は、装置の各端子間をも導
電体層２１２により接続するようにしている。
の半導体装置１に設けられた各端子である。また１は半
導体容器を示し、２１１は通常、セラミックからなる複
数の絶縁体層、２１２はこの絶縁体面に選択的位置を占
めて形成された導電体層、２１３はこの絶縁体層２１１
のスルーホールを通して両面の導電体層２１２間を接続
する接続部、２１４は各外部リード端子である。すなわ
ち、このようにして従来例においては、半導体容器１の
一方の面で、半導体装置１の端子１１を導電体層２１２
に接続して収容し、この導電体層２１２からスルーホー
ルの接続部２１３および他の面の導電体層２１２を介し
て、他方の面の外部リード端子２１４に引き出すように
しており、この場合は半導体装置１が１個だけであるが
、これを複数個収容する場合は、装置の各端子間をも導
電体層２１２により接続するようにしている。
従つて前記従来例の構成では、収容すべき半導体装置１
が異なつた場合には、それぞれに異なつた容器を準備す
る必要があり、殊に複数個の半導体装置１を収容するの
には、半導体容器１自体の汎用性が著るしく損なわれる
ものであつた。
が異なつた場合には、それぞれに異なつた容器を準備す
る必要があり、殊に複数個の半導体装置１を収容するの
には、半導体容器１自体の汎用性が著るしく損なわれる
ものであつた。
この発明は従来のこのような欠点に鑑み、半導体容器を
２つの部分とし、一方を従来と同様ではあるが用途によ
らない共通の形状のもの、他方を従来よりも低温でかつ
精度が高く用途に合わせた形状のものに構成したことを
特徴としている。以下、この発明に係わる半導体容器の
一実施例につき、第２図および第３図を参照して詳細に
説明する。第２図および第３図において、前記第１図と
同１−符号は同一または相当部分を示しており、この実
施例では、従来と同様に一層からなる絶縁体層２１１、
導電体層２１２、接続部２１３および外部リード端子２
１４によるモジュール基板部分１１と、この基板部分１
１上に形成された絶縁体層ｉ２２１、導電体層２２２お
よびスルーホールを通した接続部２３３による多層配線
部分２２とによつて半導体容器２を構成させ、半導体装
置↓は多層配線部分λ７上の導電体層２２２に接続配置
したものである。
２つの部分とし、一方を従来と同様ではあるが用途によ
らない共通の形状のもの、他方を従来よりも低温でかつ
精度が高く用途に合わせた形状のものに構成したことを
特徴としている。以下、この発明に係わる半導体容器の
一実施例につき、第２図および第３図を参照して詳細に
説明する。第２図および第３図において、前記第１図と
同１−符号は同一または相当部分を示しており、この実
施例では、従来と同様に一層からなる絶縁体層２１１、
導電体層２１２、接続部２１３および外部リード端子２
１４によるモジュール基板部分１１と、この基板部分１
１上に形成された絶縁体層ｉ２２１、導電体層２２２お
よびスルーホールを通した接続部２３３による多層配線
部分２２とによつて半導体容器２を構成させ、半導体装
置↓は多層配線部分λ７上の導電体層２２２に接続配置
したものである。
こ）で前記半導体容器２を構成している一方のモジュー
ル基板部分１±は、特に用途に限定されることなしに、
従来例と同様の手段でセラミックを基体とする絶縁体層
２１１に導電体層２１２および接続部２１３を配し、か
つ外部リード端子２１４を引き出して形成され、例えば
数種類の用途に亘つで共通なパターンを有するようにし
て、通常の印刷法などで形成される。
ル基板部分１±は、特に用途に限定されることなしに、
従来例と同様の手段でセラミックを基体とする絶縁体層
２１１に導電体層２１２および接続部２１３を配し、か
つ外部リード端子２１４を引き出して形成され、例えば
数種類の用途に亘つで共通なパターンを有するようにし
て、通常の印刷法などで形成される。
また他方の多層配線部分ス７．は、前記基板部分ス±の
形成温度よりも低温で、しかも比較的平滑なモジュール
基板表面に対して、各用途に合わせて特有のパターンに
形成されるもので、写真製版法の適用により微細パター
ン形成が可能である。そしてこの多層配線部分↑λの絶
縁体層２１１は、表面平滑度が良好でしかも低温形成可
能なポリイミドなどの有機物でも、あるいは比較的高温
ではあるが後につＳＸ熱処理に安定な低融点ガラスなど
の無機物でもよ５く、また導電体層２２２としては、Ｍ
Ｏ、ＷｌＣｒ，．Ｃｕなどの低抵抗金属を用いるのが望
ましく、かつ前記絶縁体層２２１との密着性をよくする
ためには、これらを多層構造にするがよい。なお、前記
実施例では、モジユールル基板部分；λ±について、絶
縁体層２１１が一層の場合を述べたが、従来例でのよう
に絶縁体層２１１．導電体層２１２を多層構造としても
よいことは勿論である。以上詳述したようにこの発明に
よるときは、半導体容器を２つの部分から構成させ、一
方を通常の形成方法によつて用途を限定しない共通の形
状とし、他方をこれよりも低温でかつ精度のよい形成方
法によつて用途を限定した特有の形状とするものである
から、汎用性に富む半導体容器を少な・い工程て精度よ
く安価に提供でき、しかも前者の部分を用途限定のない
各種類に共通のパターンをもつものとするのて、これを
多量生産して準備し、後者の部分を用途に合わせて製作
することにより、極めて容易に必要とするパターンの半
導体容器を得られるなどの特長を有するものである。
形成温度よりも低温で、しかも比較的平滑なモジュール
基板表面に対して、各用途に合わせて特有のパターンに
形成されるもので、写真製版法の適用により微細パター
ン形成が可能である。そしてこの多層配線部分↑λの絶
縁体層２１１は、表面平滑度が良好でしかも低温形成可
能なポリイミドなどの有機物でも、あるいは比較的高温
ではあるが後につＳＸ熱処理に安定な低融点ガラスなど
の無機物でもよ５く、また導電体層２２２としては、Ｍ
Ｏ、ＷｌＣｒ，．Ｃｕなどの低抵抗金属を用いるのが望
ましく、かつ前記絶縁体層２２１との密着性をよくする
ためには、これらを多層構造にするがよい。なお、前記
実施例では、モジユールル基板部分；λ±について、絶
縁体層２１１が一層の場合を述べたが、従来例でのよう
に絶縁体層２１１．導電体層２１２を多層構造としても
よいことは勿論である。以上詳述したようにこの発明に
よるときは、半導体容器を２つの部分から構成させ、一
方を通常の形成方法によつて用途を限定しない共通の形
状とし、他方をこれよりも低温でかつ精度のよい形成方
法によつて用途を限定した特有の形状とするものである
から、汎用性に富む半導体容器を少な・い工程て精度よ
く安価に提供でき、しかも前者の部分を用途限定のない
各種類に共通のパターンをもつものとするのて、これを
多量生産して準備し、後者の部分を用途に合わせて製作
することにより、極めて容易に必要とするパターンの半
導体容器を得られるなどの特長を有するものである。
第１図は従来例による半導体容器の概要構成を示す縦断
面図、第２図はこの発明に係わる半導体容器の一実施例
による概要構成を示す縦断面図、第３図は第２図Ａ部の
拡大斜視図てある。 ±・・・・・・半導体装置、λ・・・・・・半導体容器
、Ｉ±・・・・・・モジュール基板部分、２２・・・・
・・多層配線部分、２１１，２２１・・・・・・絶縁体
層、２１２，２２２・・・・・・導電体層、２１３，２
２３・・・・・・接続部、２１４・・・外部リード端子
。
面図、第２図はこの発明に係わる半導体容器の一実施例
による概要構成を示す縦断面図、第３図は第２図Ａ部の
拡大斜視図てある。 ±・・・・・・半導体装置、λ・・・・・・半導体容器
、Ｉ±・・・・・・モジュール基板部分、２２・・・・
・・多層配線部分、２１１，２２１・・・・・・絶縁体
層、２１２，２２２・・・・・・導電体層、２１３，２
２３・・・・・・接続部、２１４・・・外部リード端子
。
Claims (1)
- １ モジュール基板部分と、この基板部分上により低温
で形成され、かつ絶縁体層面に用途に合わせパターンの
導電体層をもつ多層配線部分とから構成され、この多層
配線部分の導電体層上に半導体装置の各端子を接続し得
るようにしたことを特徴とする半導体容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693180A JPS6041859B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693180A JPS6041859B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体容器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP370787A Division JPS62174955A (ja) | 1987-01-10 | 1987-01-10 | 半導体容器の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114361A JPS56114361A (en) | 1981-09-08 |
| JPS6041859B2 true JPS6041859B2 (ja) | 1985-09-19 |
Family
ID=11929862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1693180A Expired JPS6041859B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000842A1 (en) * | 1997-06-26 | 1999-01-07 | Hitachi Chemical Company, Ltd. | Substrate for mounting semiconductor chips |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842263A (ja) * | 1981-09-04 | 1983-03-11 | Nec Corp | マルチチツプパツケ−ジ |
| JPS5958848A (ja) * | 1982-09-29 | 1984-04-04 | Nec Corp | セラミツク配線基板の製造方法 |
| US4649417A (en) * | 1983-09-22 | 1987-03-10 | International Business Machines Corporation | Multiple voltage integrated circuit packaging substrate |
| JPS60183746A (ja) * | 1984-03-02 | 1985-09-19 | Hitachi Ltd | 半導体装置 |
| JPH0722189B2 (ja) * | 1985-08-02 | 1995-03-08 | 日本電気株式会社 | 多層配線基板 |
| WO1998011605A1 (fr) * | 1995-06-19 | 1998-03-19 | Ibiden Co., Ltd. | Carte de circuit permettant le montage de pieces electroniques |
| CN100433305C (zh) * | 1996-09-12 | 2008-11-12 | 揖斐电株式会社 | 电路部件搭载用基板 |
| KR100218319B1 (ko) * | 1996-10-04 | 1999-09-01 | 구본준 | 반도체 패키지 및 그의 소켓 |
-
1980
- 1980-02-13 JP JP1693180A patent/JPS6041859B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000842A1 (en) * | 1997-06-26 | 1999-01-07 | Hitachi Chemical Company, Ltd. | Substrate for mounting semiconductor chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114361A (en) | 1981-09-08 |
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