JPS6041008Y2 - メモリ−制御回路 - Google Patents

Description

【考案の詳細な説明】 本考案はＶＴＲ装置にオーディオ信号をＰＣＭ信号とし
て記録しようとする時に別体として設けるデジタル変換
装置に用いる制御回路に関する。

一般に広帯域のオーディオ信号を録音する場合、記録す
る帯域を確保する為にＶＴＲ装置を用いて記録を行うこ
とは良く知られている。

しかしながらこの様にオーディオ信号をＡＭ変調等で記
録した場合、磁気テープの磁気飽和特性からそのダイナ
ミックレンジが制限されると共に磁気テープ固有のノイ
ズや歪が発生する等の問題点がある。

この様な問題点に鑑み、上述のデジタル変換装置はオー
ディオ信号をＰＣＭ信号（これを後述の便宜の為、原Ｐ
ＣＭ信号と称する）に変換し、この［ＰＣＭ信号をＶＴ
Ｒ装置の記録様式に適合するＰＣＭ信号（これを記録Ｐ
ＣＭ信号と称する）に変換し、この記録ＰＣＭ信号をＶ
ＴＲ装置に記録するものである。

そしてこの様にして記録された記録ＰＣＭ信号を再生す
る場合はＶＴＲ装置から再生した記録ＰＣＭ信号（これ
を再生ＰＣＭ信号と称する）を再生の為の原ＰＣＭ信号
（これを再生原ＰＣＭ信号と称する）に変換し、この再
生原ＰＣＭ信号をオーディオ信号に復調するものである
。

この様なデジタル変換装置を用いてオーディオ信号をＶ
ＴＲ装置にＰＣＭ信号として記録した場合、オーディオ
信号のダイナミックレンジを広くとることができる。

以下上述のデジタル変換装置を図面を参照しながら述べ
、併せて本考案メモリー制御回路を説明する。

第１図にはステレオオーディオ信号を記録する為のデジ
タル変換装置を示す。

ＩＬは左方オーディオ信号（以下左方信号と称する）の
供給される入力端子で、ＩＲは右方オーディオ信号（以
下右方信号と称する）の供給される入力端子である。

そして入力端子ＩＬからの左方信号を低域通過フィルタ
２Ｌを介してサンプリングホールド回路３Ｌに供給する
。

又入力端子ＩＲからの右方信号を低域通過フィルタ２Ｒ
を介してサンプリングホールド回路３Ｒに供給する。

之等サンプリングホールド回路３Ｌ及び３Ｒのサンプリ
ング周波数ｆｓは以下のようにして選ばれる。

即ち右方オーディオ信号の帯域はＯ〜２０ｋＨｚであり
、サンプリング定理によりサンプリング周波数ｆｓは ｆｓ ＞４０ｋ Ｈｚ に選ぶ。

又テレビ信号中の水平周波数は１５．２５ｋ Ｈ２であ
ることに鑑み、ｒｆＰＣＭ信号を記録ＰＣＭ信号に変換
する際の便宜を考えて、サンプリング周波数ｆｓは ｆ ｓ＝ ４４．１ｋＨｚ に選ばれる。

これは記録ＰＣＭ信号をデータと水平同期信号と垂直同
期信号の混合信号とする為に、混合に際しての便宜を考
えて水平周波数（１５，７５ｋＨｚ）の３倍の周波数（
これを伝送周波数ｆ、と称す。

）を基にして構成する為である。ここでｆ、： ｆｓ＝
１５： １４となでいる。

そして之等サンプリングホールド回路３Ｌ及び３Ｒのホ
ールド出力を夫々１３ビツトの油変換器４Ｌ及び４Ｒに
よってＡＤ変換し、１３ビツトの並列ＰＣＭ信号を作成
する。

次に左方信号から作成した１３ビツトの並列ＰＣＭ信号
と右方信号から作威した１３ビツトの並列ＰＣＭ信号と
を共に並列直列変換回路５に供給し、直４ＪＰＣＭ信号
を作成する。

これが原ＰＣＭ信号であり、■サンプリング区間内に２
６ビツトのデータが入る。

そしてこの［ＰＣＭ信号を記録ＰＣＭ信号に変換する為
にＲＡＭ５に書き込む。

この記録時の書き込みビットクロックパルスＣ１の周波
数ｆ１は ｆｌ ＝ ２６ｆｓ である。

そしてＲＡＭ５から読み出す場合の記録時の読み出しピ
ッドクロックパルスの周波数ｆ２はｆ２＝２８Ｉｔ である。

この周波数ｆ２は以下に述べる様にして定められる。

即ち原ＰＣＭ信号の１フイールド中のサンプリング区間
（以下ブロックと称す。

）の数ＭはＭ＝４４．ＩＸｌσ÷６０＝ ７３５ であり、記録ＰＣＭ信号に於いてはこの７あ個のブロッ
クを伝送周波数ｆｔ（４７，２５ｋＨｚ）を基準に配列
する。

この為にブロック間の切れ目として２ビツトに相当する
水平同期信号を挿入する。

従って、記録時の読み出しビットクロックパルスＣ２の
周波数ｆ２はｆ２＝２８ｆｔに選ばれる。

尚、記録ＰＣＭ信号中のブロックの数ＮはＮ ＝ ４７
．２５ Ｘ １０３÷６０＃ ７８７となるがＮ−Ｍ’
＝＝５２個のブロックに相当する区間はデータが入れら
れない。

以下この区間をデータ欠如区間と称するが、このデータ
欠如区間には垂直同期信号及び等価パルスを挿入する。

そしてこのデータ欠如区間の長さはフィールドが切替る
時、即ちＶＴＲ装置の磁気ヘッドの切替時に生ずるノイ
ズがデータに影響を与えない様に平均して１７．５Ｈに
なる様になされている。

このデータ欠如区間の長さと１フイールドの記録ＰＣＭ
信号全体の長さの比は１：１５になる様になされている
。

そして上述の様な読み出しビットクロックパルスＣ２に
よって、ＲＡＭ６から読み出したデータを混合回路７に
供給する。

一方８は基準クロックパルスを発生する基準発振器で、
この基準発振器８からの基準クロックパルスを記録時制
御パルス発生回路９に供給する。

この記録時制御パルス発生回路９は基準クロックパルス
からサンプリングパルス、書き込みビットクロックパル
ス、読み出しビットクロックパルス、水平同期信号、垂
直同期信号を作威し、之等を夫々相当する回路に供給す
る。

そして混合回路７は供給された水平同期信号及び垂直同
期信号とＲＡＭ６から読み出された読み出しビットクロ
ックパルスから戊るデータとを混合し記録ＰＣＭ信号と
なす。

そして、この記録ＰＣＭ信号をＶＴＲ装置１０の記録信
号入力端子１０ａからＶＴＲ装置１０に記録する。

次に、このＶＴＲ装置１０から信号を再生する場合につ
いて説明する。

この場合は再生出力端子１０ｂからの再生ＰＣＭ信号を
同期信号分離回路１１に供給する。

この同期信号分離回路１１は再生ＰＣＭ信号中の同期信
号を分離し、再生時制御パルス発生回路１２に供給する
。

この再生時制御パルス発生回路１２は同期信号によりＲ
ＡＭ１３の動作を制御する再生時書き込みピットクロッ
クパルスＣ３、再生時読み出しピットクロックパルスＣ
４、直列並列変換回路１４及びＤ−Ａ変換器１５Ｌ、１
５Ｒを制御するパルスを作成し夫々対応する回路に供給
する。

一方再生ＰＣＭ信号中の再生時書き込みピットクロック
パルスＣ３によりデータをＲＡＭ１３に書き込む。

この再生時書き込みピットクロックパルスＣ３の周波数
ｆ３は記録時読み出しピットクロックパルスＣ２の周波
数ｆ２と同じく ｆ３＝２８ｆｔ と選ばれる。

又このＲＡＭ１３から読み出されたデータは再生時読み
出しピットクロックパルスＣ４かう戒る。

この再生時読み出しピットクロックパルスＣ４の周波数
ｆ、は記録時書き込みピットクロックパルスＣ１の周波
数ｆ□と同じく ｆ、＝２６ｆｓ と選ばれる。

上述の様なＲＡＭ１３に対する書き込みと読み出しによ
って再生ＰＣＭ信号を再生原ＰＣＭ信号に変換する。

この変換は原ＰＣＭ信号を記録ＰＣＭ信号に変換する変
換の逆の変換であるから再生時の書き込みピットクロッ
クパルスＣ３、読み出しピットクロックパルスＣ４の周
波数は夫々記録時の読み出しピットクロックパルス、書
き込みピットクロックパルスの周波数と等しく選ばれる
ものである。

そしてこの再生時の書き込みピットクロックパルスＣ３
、読み出しピットクロックパルスＣ４は同期信号から作
成される為、再生ＰＣＭ信号中のＶＴＲ装置等によるド
ロップアウトやジッター等による時間軸変動を補正する
ことができる。

そして上述の再生原ＰＣＭ信号を直列−並列変換回路１
４にて並列のＰＣＭ信号に変換する。

そして、この並４ＪＰＣＭ信号中の左方信号の成分をＤ
７ｖ′換器１５Ｌ、低域通過フィルタ１６Ｌを介してア
ナログ信号に変換し、左方オーディオ信号出力端子１７
Ｌに供給する。

又この並列ＰＣＭ信号中の右方信号の成分をＤＡ変換器
１５Ｒ１低域通過フィルタ１６Ｒを介して、アナログ信
号に変換し、右方オーディオ信号出力端子１７Ｒに供給
する。

ここで並列−直列変換回路５と直列−並列変換回路１４
、ＲＡＭ６とＲＡＭ１３、記録時制御パルス発生回路９
と再生時制御パルス発生回路１２は共用することができ
る。

本考案は以上述べたデジタル変換装置の動作の内ＲＡＭ
５とＲＡＭ１３に対する書き込みピットクロックパルス
及び読み出しピットクロックパルスを書き込み又は読み
出しを行う為のメモリー制御回路に関する。

以下図面を参照しながら本考案の一実施例について説明
しよう。

２０は第３図Ａに示す１４．１１２ＭＨｚの基準クロッ
クパルスを発生する基準クロック発振器でこの基準クロ
ック発振器２０からの基準クロックパルスをカウンタ２
１及び２２の計数用クロックパルスとして供給する。

それと共にこの基準クロックパルスを例えばｍ分周して
第３図Ｂに示す記録時の書き込みピットクロックパルス
Ｃ１を又この基準クロックパルスを例えば８分周して第
３図Ｃに示す記録時の読み出しピットクロックパルスを
作Ｊｉする。

そして記録時の書き込みピットクロックパルスＣ２を入
力端子２３を介してナントゲート２４の一方の入力とし
て供給すると共にこのナントゲート２４の他方の入力と
しては入力端子２３よりの記録時の書き込みピットクロ
ックパルスをインバータ２５を介して供給する。

このナントゲート２４は記録時の書き込みピットクロッ
クパルスの立ち上がりでパルスを発生する。

そしてこのパルスをクリアパルスとしてカウンタ２１に
供給する。

このカウンタ２１はクリアパルスによりカウンタの内容
をクリアし、端子Ｅが“°１゛の時基準クロックパルス
を計数する。

モしてカウンタ２１の１．２．４に重みずけられた出力
をナントゲート２５の入力として供給腰このナントゲー
ト２５の出力をナントゲート２６の一方の入力として供
給する。

一方記録時の読み出しピットクロックパルスを入力端子
２７を介してナントゲート２８の一方の入力として供給
すると共に、このナントゲート２８の他方の入力として
は入力端子２７よりの記録時の読み出しピットクロック
パルスをインバータ２９を介して供給する。

このナントゲート２８は記録時の読み出しピットクロッ
クパルスの立ち上がりでパルスを発生する。

そしてこのパルスをクリアパルスとしてカウンタ２２に
供給する。

このカウンタ２２はクリアパルスによってクリアされ、
Ｅ端子が“１′の時基準クロックパルスを計数する。

モしてカウンタ２２の１．２．４に重みずけられた出力
をナントゲート３０に供給する。

このナントゲート３０の出力をナントゲート３１の一方
の入力として供給する。

ナントゲート２６．３１はいわゆるたすきかけに接続す
るものでＲ−Ｓフリップフロップを構成する。

即ち、ナントゲート２６の出力をナントゲート３１のナ
ントゲート３０の出力が供給されていない入力端子に入
力として供給し、ナントゲート３１の出力をナントゲー
ト２６のナントゲート２５の出力が供給されていない入
力端子に入力として供給する。

そしてナントゲート２６の出力をインバータ３２を介し
てカウンタ２１のＥ端子に計数可能信号として供給する
と共にナントゲート３１の出力をインバータ３３を介し
てカウンタ２２のＥ端子に計数可能信号として供給する
。

又ナントゲート２５の出力とカウンタ２１の４に重みず
けられた出力とをナントゲート３４の入力として供給す
る。

このナントゲート３４の出力はＷＥ信号としてＲＡＭ６
の書き込み読み出し制御端子６ａに供給する。

そしてナントゲート３１の出力をＡＤＳＬＣＴ信号とし
て書き込み読み出し信号とし、アドレス切換回路３５に
供給する。

ここでナントゲート２５，３０，２６，３１及び３４の
出力を第３図り、 Ｅ、 Ｆ、 Ｇ、 Ｈに示す。

以下第３図を参照しながら、第２図の回路の動作の一例
を述べる。

まず時間領域■にはパルスＣ１がパルスＣ２より早く立
ち上がった場合を示す。

時間領域■に於いてタイミングｔ１でまずパルスＣ１が
立ち上がった時、カウンタ２１の内容はクリヤされ、カ
ウンタ２１の出力端子はすべて“０”となる。

この為ナントゲート２５の出力は第３図りに示す様に°
°１゛となる。

この時ナントゲート３１の出力は第３図Ｇに示す様に“
Ｐ９であるから、ナントゲート２６の出力は第３図Ｆに
示す様に“０゛°となる。

この為カウンタ２１のＥ端子は°°１゛となる。

又第３図Ｇに示す様にナントゲート３１の出力は“１゛
であるからカウンタ２２のＥ端子は０°゛でアル。

この為カウンタ２１は基準クロックパルスを計数する。

次にタイミングｔ２で第３図Ｃに示す様にパルスＣ２が
立ち上がった場合はカウンタ２２がクリヤされる。

しかし、この時カウンタ２２のＥ端子はｕ ０９％であ
るのでカウンタ２２は計数を始めない。

この時ナントゲート３０の入力はすべて“０゛となるか
ら、第３図Ｅに示す様にナントゲート３０の出力は“１
゛°となる。

この時ナントゲート２６の出力は第３図Ｆに示す様に０
９９であるからナントゲート３１の出力は第３図Ｇに示
す様に“１”のままである。

この為カウンタ２２のＥ端子は“０°°のままでカウン
タ２２は計数停止の状態にある。

尚、領域■ではタイミングちに於いてカウンタ２１が４
を計数した場合を示しており、この時ナントゲート２５
の出力は第３図りに示す様に“１゛であるから、ナント
ゲート３４の入力は共に“１”となる。

この為、ナントゲート３４の出力は第３図Ｈに示す様に
゛０パとなる。

次にタイミングｔ３でカウンタ２１が〔７〕を計数した
時、ナントゲート２５の入力端子はすべて１”となる。

この為ナントゲート２５の出力は第３図りに示す様に°
“０゛となる。

この為、ナントゲート２５の出力は第３図Ｈに示す様に
“１°゛となる。

又ナントゲート２６の出力は第３図Ｆに示す様に“１９
９となる。

尚カウンタ２１のＥ端子は“０゛となり、カウンタ２１
は計数を停止する。

又この時ナントゲート３０の出力は第３図Ｅに示す様に
“１９９であるから、ナントゲート３１の出力は第３図
Ｇに示す様に“０９９となる。

この為カウンタ２２のＥ端子は“１ ｔｔとなり、カウ
ンタ２２は計数可能となる。

ここで第３図Ｇに於ける波形はＡＤＳＬＣＴ信号を示し
、第３図Ｈに於ける波形は西「信号を示す。

ナントゲート３４の出力はＷＥ信号としてＲＡＭ６の書
き込み読み出し制御端子６ａに供給する。

ＲＡＭ５はＷＥ信号が“０゛の時入力端子６ｃからの書
き込みデータをアドレス指定入力端子６ｂに供給された
ＲＡＭ６内のアドレスに書き込み、ＷＥ信号が°１゛の
時出力端子にＲＡＭ５内のアドレス指定入力端子６ｂに
供給されたアドレスより読み出しデータを出力する。

書き込みアドレスカウンタ３６には書き込みビットクロ
ックＣ１が供給され、その出力がアドレス切換回路３５
に供給される。

読み出しアドレスカウンタ３７には読み出しピットクロ
ックＣ２が供給され、その出力がアドレス切換回路３５
に供給される。

アドレス切換回路３５はナントゲート３１の出力信号（
ＡＤＳＬＣＴ信号）が“１”のとき書き込みアドレスカ
ウンタ３６の出力をＲＡＭ６のアドレス指定入力端子６
ｂに供給し、ＡＤＳＬＣＴ信号が“０゛の時読み出しア
ドレスカウンタ３７の出力をＲＡＭ６のアドレス指定入
力端子６ｂに供給する。

第３図Ｇに示すＡＤＳＬＣＴ信号が°１゛の区間でＷＥ
信号が“０゛の時、入力端子６Ｃの書き込みデータが書
き込みアドレスカウンタ３６により指定されたＲＡＭ５
内のアドレスに書き込まれる。

又第３図Ｇに示すＡＤＳＬＣＴ信号が“０“の時は読み
出しアドレスカウンタ３７により指定されたＲＡＭ５内
のアドレスに書き込まれたデータがＲＡＭ５の出力端子
に読み出される。

第３図■に書き込み区間及び読み出し区間を示す。

以上述べた様な本考案による制御回路によれば、カウン
タ２１及びカウンタ２２は交互に基準クロックパルスを
計数味読み出し区間及び書き込み区間を決めているので
、簡単な構成でＲＡＭ６の確実な制御を行うことができ
る。

尚上述の実施例では記録時の書き込み及び読み出しにつ
いて述べたが、再生時は基準クロックパルスを同期信号
から作成してＲＡＭ１３を同様に制御できることは容易
に理解できるであろう。

【図面の簡単な説明】

第１図は本考案メモリー制御回路を使用するデジタル変
換回路を示す構成図、第２図は本考案メモリー制御回路
を示す構成国、第３図は本考案メモリー制御回路の動作
を説明する為の線図である。 ２１及び２２はカウンタ、２６．３１はＲ−Ｓフリップ
フロップを構成するナントゲートである。

Claims (1)

【実用新案登録請求の範囲】
1. 書き込みクロックパルスでクリアされ、且つクロックパ
   ルスの供給される第１のカウンタと、読み出しクロック
   パルスでクリアされ、且つクロックパルスの供給される
   第２のカウンタと、第１及び第２のカウンタの出力でト
   リガーされるフリップフロップとこのフリップフロップ
   の正規出力及び補出力を夫々上記第１及び第２のカウン
   タに供給して、之等第１及び第２のカウンタの動作を規
   定し、第１のカウンタの出力よりＲＡＭの書き込み読み
   出し区間信号を形成すると共に、上記フリップフロップ
   の出力よりＲＡＭのアドレス選択信号を得、上記書き込
   み読み出し区間信号及びアドレス選択信号でＲＡＭの書
   き込みサイクル及び読み出しサイクル規定する様にした
   ことを特徴とするメモリー制御回路。