JPS6037947B2 - アダマ−ル変換用プロセツサ - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル画像処理のためのアダマール変換を
実行する装置に関する。

ディジタル的に符号化されたテレビジョン画像を圧縮す
るために行列乗算装置を使用する従来のシステムの特徴
のいくつかをふり返るのは有用であろう。

ＮＴＳＣ方式のテレビジョン画像は、各々２枚のインタ
ーレースされたフィールドから成る連続したフレームを
有する。１つのフィールド‘こは２６２．５本の水平線
がある。

後で詳述するシステムでは水平線は８本の粗の形で処理
され、これらの絹の各々はさらに水平線方向のいくつか
の点に例えば６４個の８×８画素の行列に分割される。
要素がディジタル化された輝度値であるような行列はＸ
行列と呼ばれる。本明細書中で使用するデータ圧縮のた
めの一般的方法は次式で記述される。

〔Ｇ〕＝〔Ａ〕〔Ｘ〕〔Ｂ〕 ‘１）Ａ及びＢ
はＸ行列にかけられる行列であり、その結果得られる行
列はＧで表わされる。

Ｇ行列を元のＸ行列に戻す逆演算は次の２つの式から理
解できる。〔×〕＝〔Ａ‐１〕〔Ｇ〕〔Ｂ‐１〕
｛２）又は、〔×〕＝〔Ａ−１〕（〔Ａ〕〔×〕
〔Ｂ〕）〔Ｂ‐１〕 （３’
式｛３｝の括弧は、式‘２｝のＧに代入した式‘１｝の
項をつつんでいる。

Ａ−１はＡの逆行列、Ｂ＋１はＢの逆行列である。行列
とその逆行列との積をとると、結果は単位行列１になる
。単位行列は（左上から右下に至る）主対角線上に１を
有し他の位置は０であるような正方行列である。行列と
単位行列との積はその行例自身である。これらの性質か
ら式‘３｝は次のステップに示されるように簡単化され
る。〔Ｘ〕＝〔１〕〔Ｘ〕〔１〕 【４｝又
は、（復元された）〔Ｘ〕＝（元の）〔×〕 最初の形におけるＧ行列は、元のＸ行列よりも１要素当
り多くのビットを必要とするので、単に上述の変換を行
なうだけではデータ圧縮はは生じない。

圧縮は、Ｇ行列の選択された項に０の値（この値は記憶
されない）が与えられる時、又は選択された項が少数の
ビットによってしか符号化されない代表値を持つかもし
くは中途打切りされる時に、生じる。圧縮されたＧ行列
はＧ＊で表わされる。アダマール（Ｈａ舷ｍａｒｄ）行
列は次の例のような十１と−１の要素から成る正方行列
である。

従ってァダマール行列による乗算は加算及び減算の列と
して実行される。アダマール行列の２つの性質は、行列
がそれ自身の逆行列及びそれ自身の転直行列に等しい事
である。Ｈ＝Ｈ−１
■ＨニＨＴ の従って一
般的な項Ａ及びＢ並びに式｛２｝におけるそれらの逆行
列は単一の行列による前乗算と後案算と呼ばれる演算で
置き替えられる。

〔Ｇ〕＝〔Ｈ〕〔×〕〔Ｈ〕 （８｝次式の
各ステップから特別な例が理解できる。

要素Ａ，Ｂ，ＣびＤはテレビジョン画像上の４つの点に
おける輝度値を表わす多ビットの二元符号である。式｛
ＩＱは行列の乗算に加わる全ての項を示し、式（１１）
は乗算〔Ｈ〕〔Ｘ〕の中間結果を示す。これまでの説明
は式（１２）の直観的な記述によって要約される。左上
隅の項は全ての輝度値の和であり、従って×行列に関す
る全体のあるいは平均の値を与える。石上隅の値はＸ行
列の左半分の和から右半分の和を引いたものである。同
様に左下の項は行列の上半分の和から下半分の和を引い
たもの、右下の項は２つの対角線の間の差である。より
大きな行列（例えば８×８）は、同様にＸ行列を半分、
４分の１等々の異なったパタンに分割するより多くの項
を有する。画像は普通秩序を有するので、Ｇ行列のいく
つかの要素はより大きな値を持ち、いくつかの要素はよ
り小さな値を持つ煩向がある。Ｇ＊行列において小さな
項は落とされるか又は少しだけのビットで表現される。

又式｛１０の前乗算〔Ｈ〕〔Ｘ〕は行列の列方向に沿っ
て情報を処理し、後乗算は行に沿って情報を処理する事
が直観的に理解できる。アダマール行列の行はウオルシ
ュ（Ｗａｌｓｈ）関数と呼ばれ、行列の行がシーケンシ
ーの順序に配列される時行列はウオルシューアダマール
行列と呼ばれる。

（シーケンシ−は行に沿った十１と−１との間の遷移の
数であり、近似的にフーリエ級数の周波数に相当する。
例えば十１ 十１ −１一１の行は１のシーケンシーを
持つ。）ウオルシューアダマール行列は概念上の説明に
役立つ。というのはＧ行列の項が順序正しい分布を持っ
ているからである。しかしデータ圧縮装置は行に対して
任意の順序で動作でき、アダマール変換という用語は本
明細書中でいずれの意味でも一般に用いられる。既に説
明したように、アダマール変換は算術演算装置を反復的
に通して一対の項に反復して加算及び減算を行なう事に
よって実施される。

式【９’〜（１２）の例は次の算術演算を説明している
。元の項 第１のパス 第２のパスＡ Ａ＋Ｂ
Ａ十Ｂ＋Ｃ＋Ｄ Ｂ Ａ−Ｂ Ａ＋Ｂ−（Ｃ＋Ｄ） Ｃ Ｃ＋Ｄ Ａ−Ｂ＋Ｃ−Ｄ Ｄ Ｃ−Ｄ Ａ−Ｂ−（Ｃ−Ｄ） 本発明の特定の装置では画像情報は８×８の行列として
処理される。

行列の乗算は各×行列に関して算術演算ユニットを６回
通過させる必要がある。本発明の１つの目的は、２つ以
上の加算器及び２つ以上の減算器が並列に動作され高速
度で変換を実行するような新規な改良された処理装置を
与える事である。より具体的な目的は、加算及び減算さ
れるべき一対の項を取り出すため、並びに和及び差を記
憶するための記憶装置のアクセス動作をスピード・アッ
プする新規な記憶装置構成を与える事である。本発明の
関連目的は、テレビジョン信号の８本の線の最初の線が
表示される前に処理され記憶されなければならないそれ
らの線を保持するために必要なバッファ・メモリの大き
さを減少させる事である。後述する特定の装置は２つの
加算器及び２つの減算器を持ち、二対の項に対して同時
に動作するデータ記憶装置は、６回のパスの各々につい
て反復するシーケンスで項を取り出し、反復するシーケ
ンスで和及び差を記憶するように構成されている。

項は、複数ユニット・データ・グループ（ここでは４つ
の項）を取り出すデータ記憶装置の普通の能力を利用す
るシーケンスの形に記憶される。この記憶シーケンスを
達成するため、装置は先行する算術演算からの和及び差
を集めて、適当な記憶フオーマットを与えるレジスタ及
び相互接続ゲートのシステムを含む。この装置は、記録
動作におけるデータの圧縮に関して又はビデオ・プレイ
ヤーにおけるデータの復号において有用である。プレイ
ヤーにおいて、バッファ・メモリはディジタル化された
映像の８本の線を保持するが、この大きさのバッファ・
メモリは、プレイャーにおいてかなりの価格を占める。

バッファに関するデータは連続的に発生し、データはバ
ッファから表示のためめに連続的に取り出される。通常
この種の重なり入出力動作は、バッファを二重化し交互
に１つのバッファをロードし、他方のバッファをアンロ
ードする事によって処理される。本発明の装置は単一の
８本線出力バッファを有し、アンロードによって記憶位
置が空いた時、バッファにロードする事を許可する手段
を含む。図面の装置 第１図のシステム データ圧縮システムの多くの構成要素はプレイャーのた
めのデータ復号（ｄｅｃｏｍｐｒｅｓｓｉｏｎ）システ
ムの対応する構成要素と同一であり、圧縮システム及び
復号システムの他の多くの構成要素も類似している。

この関係をより良く示すために、第１図は圧縮及び復号
の両方の能力を持つビデオ・プレイャーノレコーダの一
般的な構成要素を表わしている。しかしながら、最初レ
コーダとして協働する第１図の構成要素のみを考察し、
次にプレイャーとして協働する構成要素を考察すると、
説明かが簡単になるであろう。データ圧縮を用いて記録
すべきテレビジョン・プログラムは、線１１上にディジ
タル化された形で与えられる。

普通そのデータは、線１２で表わされるソース例えばテ
レビジョン・カメラ・テレビジョン受信器からのテレビ
ジョン信号、又は記録すべきプログラムのビデオ・テ−
プのアナログ・ビデオ信号として発生する。ディジタル
アナログ変換器１５は、線１２上のアナログ・ビデオ信
号を受信し、線１１にディジタル化された信号を発生す
る。線１１上の信号は、圧縮すべき輝度値を表わす複数
ビット（例えば６ビット）の所定の列である。音声信号
並びに１信号及びＱ信号もディジタル化するために線１
２に加えられるが、それらは比較的狭い帯域幅しか必要
とせず、公知の技術によって処理される。そうしないで
１信号及びＱ信号を本発明の装置によって圧縮してもよ
いが、この説明中では、広い帯城の輝度信号についてだ
け言及する。同様にへッダを識別するためのディジタル
信号、本発明とは無関係の種々の制御機能のためのディ
ジタル信号もソース１２によって供給されるが、これら
は圧縮されない。線１１上の複数ビット符号ブロックの
連なりは×行列の６４個の要素を表わし、それらは第２
図に関連して後に説明するように所定の順序で記憶装置
１６にロードされる。算術演算ユニットは×行列に対し
て行列の乗算を実行し、所定の順序でＧ行列を形成する
出力を線１８上に発生する。好ましくは、６４個のＧ行
列要素は（符号ビットを含む）１２ビットによって各々
表現される。圧縮器（ｃｏｍｐａｃｔｏｒ）２０は、線
１８上のＧ行列の項を受け取り且つ線２１上のマスクを
受け取る。線２２上の圧縮器２０の出力はＧ＊行列であ
る。マスクはＧ行列の各ビットに対応するビットを有す
るベクトルである。マスク・ビットが０の場合Ｇ行列の
対応するビットは落とされ、マスク・ビットが１の場合
ビットは保持される。バッファ２３は線２２上の信号（
Ｇ行列から項が落とされるので不規則に生じる）を受け
取り、線２５に連続したデータ出力を供給する。線２５
に生じるＧ＊行列の項はビデオ・レコーダの議取り／書
込ヘッド２７に加えられる。

レコーダは、ディスクがモータ３０によって議取りヘッ
ドの下を回転する時、データ・トラック２９に沿ってデ
ィスク２８上に書込みを行なう。例えばディスクは薄い
タンタルの層を担持する比較的厚いガラス基板を持ち、
論取り／書込ヘッドのレーザは、破線３２で示すように
データ・トラックを照射し、タンタル層にデータを表わ
す孔を焼いて作る。ディスク２８を読取るための動作に
おいて、議取り／書込ヘッド２７は破線３２に沿って選
択されたトラック２９を照射し、ディスク上に書込まれ
たデータに従って光がトラックから反射される。好まし
くはデータは、４ビットの符号ブロックを表わすように
、長さが変調された反射性のマーク及び非反射性の間隙
の列として記録されている。読取り／書込ヘッドは、こ
れらの信号を線３４上の４ビットの符号に変換する。線
３４上の信号は元のＧ＊行列を表わしている。復号器（
ｄｅｃｏｍｐａｃのｒ）３５は線３４上のＧ＊項と線３
５のマスクとを受け取り、線３７にＧ行列を発生させる
。

Ｇ行列は、対応するマスク・ビットが１の場合線３４か
らのビットを有し、対応するマスク・ビットが０の場合
０ビットが挿入される。線３７のＧ行列は線１１上のＸ
行列に対するデータ圧縮動作に関して概説したように、
アダマール算術演算ユニット１７によって処理され記憶
装置１６に記憶される。線４０上の算術演算ユニットの
出力は、各々６ビットの畝個の要素から成る行列×であ
る。復号動作はテレビジョン画像の８本の水平線を単位
として進行し、８本線出力バッファ４１は情報が線４０
に生じる時現在の８本の線に関する情報を蓄積し、以前
に蓄積した８本の線に関するディジタル情報を出力線４
３に供給する。通常のディジタル・アナログ変換回路４
４がディジタル信号を線４５上の信号に変換し、この信
号はテレビジョン・セット４６で表示される。第２図〜
第５図これらの図の各々はアダマール変換装置中の記憶
装置１６の一部を表わす８×８のアレイである。

これらのアレイは各々初期、第１パス、第２パス及び第
３パスと呼ばれる。「初期」という用語は、このアレイ
が圧縮のための最初のＸ行列又は復号のための最初のＧ
行列を保持しているという事実に関係している。例えば
「第１パス」という用語は、そのアレイが算術ユニット
の第１のパスの結果を示しているという事実に関係して
いる。従って第１パス・アレイは、算術ユニットの第１
のパスの間の出力アレイであり、第２のパスの間の入力
アレイとなる。第１パス・アレイにおいて、各要素は０
から７までの対応する行番号及び列番号によって識別さ
れる。１つの立場から考えると、これらの数字は６４個
の独立にアドレス可能なデータ単位の各々の６ビット２
進数アドレスの８進値を表わしている。

例えばアレイの左上隅の記憶位置００は、６ビット２進
級アドレス００００００によってアクセスされ、同じ行
の次の要素は２進級の次の数字０００００１によってア
クセスされるであろう。同様に第０行の一番右の要素は
、８進級アドレス０７及び２進級アドレス０００１１１
を持ち、第２行の一番左の要素は、その次の８進級アド
レス１０及び２進級アドレス００１ ０００を持つ。別
の立場から考えると、第１パス行列は表示管の面上の８
×８の点の配列を表わし、記憶装置の入力はこれらの点
のアダマール変換である。初期アレイからのデータは、
後で説明するように順番に一対の単位の形で取り出され
、その対の和及び差が算術ユニット内に形成され、特定
のシーケンスで第２パス・アレイにロードされる。

第３図の第１パス・アレイの第０行の右の説明「十十一
は、この行が先行するアレイから取り出された順次の要
素の対の和である事を示す。同様に第３図の第４行の右
の説明「十−」は、その行の各々の箱の中の系列の２番
目の項が１番目の項から引かれる事を示す。このシーケ
ンスは、初期アレイを第１パス・アレイに変換するため
に持続する。行０〜３の和は、系列＋１十１・・・・・
・で始まるアダマール変換の行又は列による乗算に相当
し、行４〜７に関する「十一」は、系列＋１−１・・・
・・・で始まるァダマール変換の行又は列による乗算に
相当する事が理解できるであろう。アダマール変換の各
行及び各列は十１で始まるので、第３図の行列は、アダ
マール行列による×行列の乗算に関する最初のパスを表
わす。（後で説明するように、中間的な積（ＨＸ）Ｔを
表わす第５図の行列について、同じ演算が反復されるで
あろう。）第４図の第２パス・アレイにおいて、その各
要素は初期の行列からの４つ要素を、アレイの右側の各
行の横の説明に従って組合せたものである。例えばアレ
イの位置００の説明００−０３は、先のアレィから要素
００，０１，０２及び０３の組合せを取る事、説明＋＋
十十は、この組合せがこれらの各項の和である事を示す
。同様にアドレス位置２０において、要素は組合せ十０
０−０１十０２−０３であり、位置４０ででは組合せ十
００十０１一０２−０入位置６０では十００一０１一０
２十０３である。第５図の第３パス・アレイについての
構成及び表示は、これまでの説明から理解できるであろ
う。

又これらのメモリ・アレイは、第１図の記憶装置１６及
び算術ユニット１７についての以下の詳細な説明から理
解されるであろう。さらに第２図〜第５図に表われるよ
うな項の系列は、高速アダマール変換において通常のも
のである。第６図ーメモリ・アクセシング構成要素 第１図にも示されているメモリ１６は通常のメモリであ
って、記憶セルのアレイ５０、線５２上のアドレスに応
答するアドレス・デコーダ５１、各々アレイの上部及び
下部の横蓬で表わされるデータ入力レジスタ及びデータ
出力レジスタそしてそれに付属する入力バス５４及び出
力バス５５を有する。

４ビット・カウンタ５８は線５９上のクロック・パルス
に応答してその出力５２に、後述する動作に関してアレ
イ５０をアドレスするのに適した系列を発生する。

メモリは記憶動作及び取り出し動作に関して違ったふう
にアドレスされ、アドレス・トランスレータ６１が線６
０上のカウンタ値の系列に応答して線５２上に適当なア
ドレスの系列を与える。アドレス・トランスレータ６１
は例えば線６０上の４ビット・アドレスによってアドレ
スされる１針固の記憶装置を持つ議取り専用メモリであ
って、各記憶装置はクロック５９のサイクルの２半周期
の間、線５２に順次加えられる記憶アドレス及び取り出
しアドレスを保持している。これと等価な装置はよく知
られている。これらの構成要素は、トランスレータ６１
のアドレス・トランスレーティング構造を除けば通常の
ものであって、この構造は他の構成要素の説明を後で容
易に理解できる。最初に本発明の装置で使われるメモリ
・アドレシングのいくつかの普通の態様を考察すると役
立つであろう。データ記憶装置は普通第２図の行及び列
の構造の形に構成されていて、アレイの行に沿って記憶
及び取り出し動作のためのアクセスが行なわれる。

図面のアレイの箱の中のデータの単位は、そのデータ記
憶装置に付属するシステムによってアドレス可能な最小
のデータ単位であるが、高いデータ転送速度を得るため
に、メモリは普通メモリ・ワードと呼ばれるより大きな
データ単位を用いて動作する。本発明のシステムにおい
て、第２図のアレイの各行に４データ単位から成る２つ
のメモリ・ワードがある。第２図のアレイには６４個の
データ単位があるので、アレイのデータ単位をアドレス
するために、６のアドレス・ビットが必要である。しか
し、アドレスの高位４ビットは４つのデータ単位から成
るメモリ・ワードを識別し、下位２ビットはメモリ・ワ
ード内の４つのデータ単位の１つを識別する。（より高
位のビットは、記憶装置１６中の他のアレイから１つの
アレイを区別するために使われる。）例えば８進アドレ
ス２６を持つデータ単位は、それに対応する２進アドレ
ス０１０１１０を持ち、このデータ単位は、データ単位
２４〜２７から構成されるメモリ・ワードの一部として
、４ビット・アドレス０１０１によってメモリから取り
出される。メモリ・アドレスの３つの高位ビットは第２
図に行アドレスであり、下位ビットは第２図のアレイの
右半分又は左半分を識別する列アドレスである。このあ
りふれたアドレシング構成を説明したのは、算術ユニッ
トの幅に一致するデータ単位をメモリから取り出し記憶
し、そして各サイクルに完全なメモリ・ワードを取り出
し記憶する事が本発明の目的だからである。第６図〜算
術ユニット 算術ユニットは２つの加算器及び２つの減算器６５〜６
８を有する。

減算器６６，６８は直接二進減算器として動作するのが
好ましいが汎用算術ユニットで普通であるように２つの
橘数の加算器であってもよい。ゲート７０はメモリのメ
モリ・データ出力バス５５を、図中に示されるように加
算器及び減算器の入力に接続する。ゲート７１は加算器
及び減算器の出力をバス５４のメモリ・データに接続す
る。取り出し動作は記憶位置ｉ，ｋで開始する。

但しｊ：０〜７は８進数の行アドレス、ｋ＝０〜７は８
進数の列アドレスである。取り出し動作は記憶位置ｋ十
３まで進む。これら４つの項は、これまで説明して来た
通常のメモリ・アドレッシング構造中に単一のメモリ・
ワードの形で存在している事に注意されたい。ケート７
０は、バス５５上のゲートへの入力を図中の説明に示さ
れる配列で、加算器及び減算器の入力に接続する回路を
含む。同様に加算器及び減算器の４つの出力は、第６図
に示されるようにメモリ１６の入力部の４つの記憶位置
に加えられる。

和は１つの行に、そして差は他の行に記憶される事がわ
かる。（この記憶シーケンスを用いると、項は次のパス
の取り出し動作に関して適切な記憶位置にあり、記憶及
び取り出しの動作は、各パスにつき同じになる。）取り
出し動作に関して説明した単純なアドレシング技術は、
記憶動作については直接可能でない。ゲート回路７１は
、第７図に関連して次に説明するように、完全なメモリ
・ワードが取り出される各サイクルに、完全なメモリ・
ワードを記憶する事を可能にする出力を与える。記憶装
置アクセス−第７図 第７図は第６図のゲート回路７１を示す。

図中の説明は、記憶装置１６内の記憶動作を容易化する
ように「加算器及び減算器の出力を処理する動作を説明
している。加算器及び減算器の２つの複数ビット入力の
各々の上部に、第２図の最初の２つの行（０及び１）の
入力に対して実行される、加算及び減算に関する連続す
るサイクルについての連続する４つの入力を表わす８進
アドレスの列が書かれている。加算器及び減算器の出力
に接続される構成要素は、容易に理解できる順序で図中
に配列されている。この回路は、メモＩＪＩこ関する４
つのデータの単位を記録する４つのレジスタＲＯ〜Ｒ３
を有する。

レジスタＲＯ及びＲＩは、レジス夕Ｒ２及びＲ３と交互
に動作するので、２つのレジスタがメモリにアンロード
されている間、他方の２つのレジスタは加算器及び減算
器からロードされている。一組のゲートが各加算器及び
各減算器をレジスタ中のデータ記憶位置に接続する。

各サイクルに各加算器及び各減算器の内容を特定のレジ
スタに記憶位置に転送するために、一組のタイミング線
がゲートに接続されている。例えば時刻ｔｏにおいて、
加算器６５の出力の和をレジスタＲＯの記憶位置７６に
転送するためゲート７５が開かれ、時刻ｔｌにおいて、
ゲート７７が加算器６５の出力をレジスタＲＯの記憶位
贋７８に転送する。接続は第７図のアレイに示されてい
る。線５９上のクロック信号によって定義される連続し
たサイクルに関して、レジスタＲＯ〜Ｒ３の内容を示す
以下の表から第７図がさらに良く理解できる。

表の中のダッシュは、データの値が重要でない事を示す
。表１ 動作のこの時点でレジスタＲＯ及びＲＩがロードされ、
次の２サイクルでレジスタＲ２及びＲ３が同様にロード
される。

表２ 時刻ｔ２及びｔ３でロード動作がＲ２及びＲ３へ移る時
、レジスタＲＯ及びＲＩは第２パス・アレイの最初の行
を保持し、その内容をメモリへ転送するために、これら
のレジスタをバス中のメモリ・データに接続するゲート
にタイミング信号ｔ２及びｔ３が順次に加えられる。

同機に次の時刻ｔｏ及びｔｌに、レジスタＲ２及びＲ３
の内容はバス中のメモリ・データにゲートされる。アド
レス・トランスレータ 次の表はアドレス・トランスレータ６１の構造を説明し
、さらに第７図のゲート回路の動作及び構造を説明して
いる。

表 ３ 「時刻」及び「カウント」の欄は、第７図中の信号線に
よって定義される時刻ｔｏ〜ｔ３の繰り返しシーケンス
中のカウンタ５８の内容を示している。

カウントの下位２ビットが時刻を定義し、高位ビットが
水平線のグループの計数のようなより長い動作を同様に
定義し得る事に注意されたい。「取り出し一樹は、メモ
リ１６中の取り出し動作に関する連続したカウントにお
いて、アドレス・トランスレータ６１によって発生され
るアドレスの下位４ビットである。（示されていない高
位ビットは記憶装置内のアドレスの位置を示す。）これ
らのアドレス・ビットはカウンタ内容と同じか、あるい
は一般的にアレイ５０内を順次に進行する事がわかるで
あろう。「加算器／減算器」欄は、同じ行に与えられた
時刻にメモリから取り出され、加算器及び減算器に加え
られる二対のデ−タ単位の８進アドレスを示している。
この欄の最初の４つの入力は、第７図の加算器及び減算
器の上に示されている代表的入力と同一である。「レジ
スタ」欄は、同じ行に与えられた時刻に記憶装置に転送
される第７図の４つのレジスタＲＯ〜Ｒ３の１つを示し
、「記憶装置」欄は、レジスタ内容が記憶される記憶装
置内のアドレスを示す。レジスタＲＯ〜Ｒ３は、テレビ
ジョン・フレームの系列（即ち多くのＧ又はＸ行列）を
処理するために動作の開始時に充填されるデータ・パイ
プラインの一部を表わしている。

表３の最初の２つの行の「レジスタ」及び「記憶装贋」
欄の括弧は、レジスタの出力のゲートがこれらのサイク
ルについては禁止されるが、これらのサイクルは、レジ
スタＲ２及びＲ３を記憶位置０１１１及び１１１１にロ
ードするために次に使われる事を意味している。第２パ
ス動作 これまで算術ユニットの第１のパスに関してシステムの
構成要素を説明して釆た。

その場合、第２図で表わされる記憶装置入力は、第３図
のアレイを作るように処理された。信号線１１上のＸ行
列又は信号線３７上のＧ行列の各々に付いて、６回の算
術ユニットのパスが存在する。第２、第３のパスは第４
図及び第５図で表わされ、第３パスの終了はアダマール
行列によるＸ行列又はＧ行列の前乗算を表わす。パス４
，５及び６は、アダマール行列による後乗算を表わし、
この演算も第２図〜第５図に示される。全てのパスはこ
れから説明するように同一である。第４図は、第３図に
表わされるようなメモリ内容が算術ユニットに加えられ
、表３のアドレス系列に従って、第４図に表わされるよ
うに、和及び差がメモリに記憶される、算術ユニットの
第２のパスの結果を示している。

第２パスに関する取り出し動作は、第１パスに関する取
り出し動作と同一である事が、容易に理解できる。

例えば表の最初の行は、和００十０１，０２十０３，０
４十０５及び０６十０７を有する最初の半行を取り出す
事を示している。第１パスに関して述べたのと同じ動作
で、算術ユニットは、和（００十０１）十（０２十０３
）及び（０４十０５）十（０６十０７）を作る。第４図
でこれらの和は、００−０３及び０４−０７と書かれ、
行０及び１の説明＋＋十十が行の全ての項が加算される
事を示している。同様に説明十一十一を有し同じ項を持
つ行２は、第１項が加算され、第２項が減算、第３項が
加算、そして第４項が減算される事を意味する。第３パ
スは、第５図及びこれまでのパスの説明から理解できる
であるつ。パス４，５及び６は、アダマール行列による
第２の乗算を実行し、これも第１の乗算の説明から理解
できる。出力バッファ４１ 各行列はテレビジョン画像の８本の水平線の情報を有す
るが、水平線方向にはそれに対応する幅しか持たないた
め、多数の個々の行列が８本の水平線の完全な情報を形
成するために処理され、その情報が出力バッファにロー
ドされる。

例えば、画像を横切る方向に６４個の行列があるかもし
れない。８本の水平線に関する鼠個の行列全部が処理さ
れ、バッファ４１にロードされた時、左端の行列の一番
上の行から始まって、バッファから情報がァンロードさ
れテレビジョン・セットに転送される。

以下の説明中で、行列は１〜Ｍと区別される。行列は１
から６４まで順番に出力バッファにロードされるが、行
列の全グループの連続する行が順にアンロードされる。
従って、行列は８本の水平線の各々に沿って５１２個の
画像点を与える。従って、出力バッファが次の１Ｇ隻数
アドレスの表で表わされるように、５１２列、８行に配
列された記憶装置０〜４０９５を有するものと考えると
便利である。表４ 出力バッファ中の×行列の要素は各々８ビットで表わさ
れ、上の表の中で各入力は、８つの行のグループ中の対
応する点の画像の麓度値に関する８ビットの記憶ユニッ
ト、あるいはバイトを表わす。

以下の説明中で、データは行列の行に相当する８バイト
の記憶ワードの形で処理される。このワード・サイズの
メモ川ま普通に利用可能であるが、さもなければ、より
小さなワード・サイズの多数のメモリを通常の方式で使
ってもよい。本発明の１つの特徴によれば、出力バッフ
ァはアンロードされるのと同じシーケンスでロードされ
るので、従来交互にロードとアンロードとを行なうため
２つのバッファを使ったのと対照的に、単一の出力バッ
ファを使う事ができる。各プロセッサ出力サイクルにつ
き、メモリ記憶及びメモリ取り出しの２つのメモリ・サ
イクルがあり、記憶は直前の取り出し位置又は遅れたい
くつかの記憶位置で生じ得る。アドレシング・シーケン
スは、第１図のアドレス・トランスレータに似たアドレ
ス・トランスレータによって与えられる。相違は、それ
がバッファを３回ロード及びアンロードし、次いで同じ
アドレシング・シーケンスを反復するサイクルにおいて
、動作するための充分な入力を持つ点である。アドレシ
ング・シーケンスは、連続したロード・サイクルに対す
るアドレシングを示す次の表から容易に理解できる。表
５ 表５で各列はバッファの６４個の行列の１つを表わし、
各行は行列の行を表わす。

表に記入されているのは、各行列の各行が記憶されるバ
ッファ中の記憶位置である。例えば、行列２の行１はア
レイの８バイト記憶位置５２０〜５２７に記憶される。
第１のロード・サイクルで各行列は、あたかも行列が単
に連続した順に次々と並べられるかのように、８×８の
形式で記憶される。表５はアドレス表であって記憶装置
アレイの表現ではないが、行の開始アドレスは、表４の
記憶装置アドレスのアレイと同じ打頂序を持つ事に注意
されたい。従って第１のロード・サイクルは、情報がテ
レビジョン画面に与えられる方式の直接のマップを作る
。その後表４の物理的記憶アレイの行に沿って、そして
又表５の行方向にアンロード動作が進行する。例えば、
アンロード動作において、行列１の行０がバイト記憶位
置０〜７から最初に取り出され、次に行列２の行０がバ
イト記憶位置８〜１５から取り出される。次のメモリ・
サイクルの時の各行列の各行へのアドレスの割当てを示
す次の表の形式も表５の形式と同じである。

従ってバッファ４１に与えられるアドレスの系列は、表
５〜表７の行方向から読む事ができる。表６ 表６からわかるように、行列１の行は記憶装置の最初の
行に沿って連続的に続き、行列２及び行列３の行もそれ
に続き、行列１〜８が最初の行に記憶される。

即ち、表４のバッファの最初の行が、８本の水平テレビ
ジョン・ラインの雛の最初のものを形成するためにアン
ロードされるにつれて、算術ユニットの出力が行列１の
行０、行１・・・・・・行列２の行０・・・・・・の順
序でバッファのこの行に連続的にロードされる。行列１
の６心ゞィトは、アドレス０〜６３をもつ最初の６心ゞ
ィトの記憶位置を取る。バッファの他の行も順にロード
され、行列６４が行７の最後の６心ゞィトの記憶位置を
占める。このサイクルで、バッファをアンロードする動
作のために、記憶位置０〜７から最初に行列１の行０が
アンロードされ、次に記憶位置鼠〜７１から行列２の行
０がアンロードされる。これは表６を行方向に沿って読
む事によって理解される。表 ７行列１をロードするた
めの記憶シーケンスは、表の列に示されるように０〜７
，６４〜７１等である。

このロード動作はバッファがアンロードされるシーケン
スで進行する。表７が、表６の行から表７の列を埋める
事によって作られる事が表６及び表７から理解されるで
あろう。従って、第４のロード・サイクルに関して表５
の記憶装置割り当てを繰り返す事によって、サイクルが
続く事は明らかであろう。

【図面の簡単な説明】

第１図は本発明のデータ圧縮／復号装置を用いたビデオ
・プレイャー／レコーダの図、第２図乃至第５図はプロ
セッサの算術演算ユニットを続いて通過するデータを示
す図表、第６図は記憶装置及び算術演算ユニットの図、
第７図は第６図の記憶装置と算術演算ユニットとを接続
するゲート回路の図である。 １５・・・・・・ＡＤ変換器、１６・・・・・・記憶装
置、１７・・・・・・算術ユニット、２０・・・・・・
圧縮器、２３…・・・バツフア、２７……ヘッド、２８
……ビデオ・ディスク、３５・・・・・・復号器、４１
・・・・・・出力バッファ、４４…・・・ＤＡ変換器、
５０・・・・・・メモリ・アレイ、５１……デコーダ、
５８……カウンタ、６１……アドレス・トランスレータ
、６５，６７……加算器、６６，６８・・・・・・減算
器、７０，７１・…・・ゲート回路。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７

Claims (1)

【特許請求の範囲】
1. １ 所定数のデータ単位から成るメモリ・ワードの形で
   アクセス可能なデータを有するデータ記憶装置と、上記
   データ単位を受け取るための２つの入力を有する複数の
   加算器及び該加算器と同数の減算器とより成る算術ユニ
   ツトと、上記データ記憶装置及び上記算術ユニツトのサ
   イクルを定めるタイミング手段と、処理すべき行列を所
   定の順序で上記データ記憶装置に最初にロードするため
   の手段と、上記各サイクルに上記メモリ・ワードを取り
   出すための手段、及び上記取り出されたメモリ・ワード
   の各データ単位を上記加算器及び減算器の所定の入力に
   供給するための第１ゲート手段を含むアドレシング手段
   と、上記メモリ・ワード中のいくつかのデータ単位を保
   持する複数のレジスタと、複数のサイクルの反復パター
   ン中に上記加算器及び減算器の出力を上記レジスタの所
   定のデータ単位位置へ転送するための第２ゲート手段と
   、上記各サイクルに上記レジスタの内容を上記データ記
   憶装置の所定のワード位置へロードするための、上記ア
   ドレシング手段内の第３ゲート手段及び記憶動作手段と
   より成り、上記データ記憶装置のデータが上記算術ユニ
   ツトを複数回パスする時各々同一のアドレシング・パタ
   ーンで上記取り出し及び記憶動作を行なう事を特徴とす
   る画像情報のアダマール変換のためのプロセツサ。