JPS6036621B2

JPS6036621B2 - 周辺処理サブシステム

Info

Publication number: JPS6036621B2
Application number: JP56196390A
Authority: JP
Inventors: ケネス・アラン・ブツシヤウ; ミルトン・ハロウエイ・ウツドワ−ド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1980-12-29
Filing date: 1981-12-08
Publication date: 1985-08-21
Also published as: US4454575A; JPS57125451A; CA1163722A

Description

【発明の詳細な説明】技術分野本発明は周辺装置からのデータを大量に処理しなければ
ならないデータ処理システムに関するものであり、特に
中央処理装置とは別個に共有メモリをアクセスしつつデ
ータを処理する専用周辺装置を複数台含む周辺処理サブ
システムに関するものである。

本発明が応用され得る具体的なシステムとしては、例え
ばファクシミリや電子郵便などの書類配送システムがあ
る。背景技術書類配送システムにおいては、送信されるべき書類は１
頁当り数百万のデータ・ビットに変換される。

書類データを電子的に送る場合には、符号化情報（ＣＩ
）又は非符号化情報（ＮＣＩ）が使用される。データは
ＣＩかＮＣＩかには関係なく、送信前に処理されねばな
らない。データ処理の例としては圧縮や暗号化などがあ
る。何れにしても、処理されるべきビット数は百万を優
に越えるから、すべての処理を１台の処理装置でまかな
うのは処理効率の点で望ましくない。データ処理効率の
向上を目的として、例えば米国特許第３０２９４１４号
明細書に開示されているように、複数の周辺装置が中央
処理装置（ＣＰＵ）を時分割的にアクセスするようにな
っているシステムや、ＣＰＵに時分割プログラムが準備
されているシステムが知られている。

しかしながら、このようなシステムにおいてはＣＰＵが
メイン・メモリを用いてすべてのデータを処理するので
、周辺装置からの生のデータが大量にある場合には、処
理時間が長くなる。米国特許第３５６０９３７号明細書
に開示されているように、ＣＰＵを２台にすれば処理時
間は短くなるが、それでも同時に実行され得るジョブは
２つに過ぎない。米国特許第４０６７０５ｙ号明細書に
は、周辺装置へのアクセスを簡略化する技術が開示され
ている。

それによれば、複数の周辺装置のアドレス指定が共有直
接メモリ・アクセス装鷹によって制御されるので、周辺
装置へのアクセス自体は融通性をもって素早く行なえる
が、すべての処理は１台のＣＰＵによって遂行されてい
る。従って、このシステムも大量の周辺データの処理に
は向いていない。ファクシミリ（ＮＣＩシステム）の分
野では、米国特許第３７５１５８２号明細書に開示され
ているように、プログラム記憶式の制御処理装置を用い
てファクシミリ端末を制御するものが知られている。

しかしながら、この制御処理装置は端末制御の他にデー
タ処理も遂行しなければならず、従って上に述べたよう
な問題が依然として残っている。本発明の要約本発明の
目的は、大量の周辺データを各々の周辺装置でＣＰＵか
ら独立して並列に処理させることにある。

本発明においては、各々の周辺装置は時分割メモリをア
クセスしつつ大量の周辺データを自身で処理できるよう
に専用化されており、ＣＰＵはシステム全体を監視する
。

周辺装置は、書類走査、書類印刷、データ圧縮／伸張、
データ暗号化／暗号解読、データ変調／復調などの特定
のタスクを実行するためのハードウェア論理を有する。
周辺装置にマイクロプロセッサを設けて、ハードウェア
論理によるタスクの実行を監視させてもよい。各周辺装
置は時分割メモリを直接アクセスできるようになってい
る。時分割メモリへのアクセスは、周辺装置と該メモリ
との間に設けられているアダプタを介して行なわれる。
更に、周辺装置によるメモリ・アクセスを制御するため
の周辺処理制御装置が設けられる。周辺処理制御装置及
びアダブタはＣＰ川こよって初期設定される。ＣＰＵは
システムを監視するだけであり、すべてのデータ処理は
周辺装置で遂行される。各周辺装置は、周辺処理制御装
置に設けられている複数のメモリ・アドレス・レジスタ
（以下、ＭＡＲと略称する）のうちの１つを選択し、そ
れに保持されているメモリ・アドレスを用いてメモリを
アクセスする。実施例の説明第１図を参照するに、周辺
処理制御装置（以下、ＰＰＣと略称する）１０並びに周
辺アダプタ１２，１３，１４及び１５はＣＰＵ２川こよ
って初期設定される。

１台以上の周辺装置が接続されている各アダプタ１２〜
１５は、周辺処理メモリ（以下、ＰＰＭを略称する）１
６を直接アクセスしながらデータを処理する。

ＰＰＣＩＯは、周辺装置１２ａ〜１２ｃ，１３ａ，１４
ａ，１５ａ，１５ｂによるＰＰＭ１６の共有を制御する
ための手段として、複数のＭＡＲ、ブロック終了論理及
び優先順位論理を含んでいる。ＣＰＵ２０は自身のメモ
リ則ちＣＰＵメモリ２１を有しており、周辺システムの
動作を監視する。

ＣＰＵ２０が周辺システムのデータを直接処理すること
はない。ＣＰＵ２０は、両方向母線２２並びに駆動器２
２ａ及び２２ｂを介して周辺アダプター２〜１５との間
で制御情報をやりとりし、更に両方向母線２４並びに駆
動器２４ａ及び２４ｂを介してＰＰＣＩＯとの間で制御
情報をやりとりする。制御情報には、アドレス、状況情
報、指令、制御ビット、モード情報などが含まれるが、
周辺装置１２ａ〜１２ｃ，１３ａ，１４ａ，１５ａ及び
１５ｂによって処理されるデータは含まれない。第１図
に示されている母線２２，２４及び３０はアドレス制御
形の情報チャンネルを表わしている。

第１図中の単一の線は制御線又はアドレス線を表わして
いるが、例えば領域アドレス線３７及びバイト・アドレ
ス線３８のように実際には複数の線から成っているもの
もある。ＣＰＵ２０が母線２２又は２４を介してＰＰＣ
ＩＯ又はアダプタ１２〜１５へ制御情報を送るときには
、ＰＰＣＩＯ又はアダプタ１２〜１５において該制御情
報を受取るべきレジスタがアドレス指定される。ＰＰＣ
ＩＯとアダプタ１２〜１５との間に設けられている線３
２は、要求線、許可線、ブロック終了線などの複数の線
を含む。動作にあたっては、まずＣＰＵ２０は周辺装置
からの割込みに応答し、母線２４及び信号線３１を用い
てＰＰＣＩＯ内のＭＡＲの開始アドレスを設定する。

実行されるべきジョブに基づいて、各周辺装置は予め割
当てられたＭＡＲを使用する。周辺装置に対するＭＡＲ
の割当ては、ＣＰＵ２０が母線２２を介して行なっても
よい。然る後、ＣＰＵ川ま周辺アダプタ及び関連する周
辺装置に各々のジョブの実行を開始させる。各周辺装置
は、データの処理が可能になると、ＰＰＭ１６へのアク
セスの許可をもらうために線３２を介してＰＰＣＩＯへ
要求信号を送る。

ＰＰＣＩＯは所定の優先順位に基づいてアクセス要求を
許可する。許可指令は線３２を介して周辺アダプ夕へ送
られる。周辺装置は、メモリ・アクセスが許可されると
、ＰＰＣＩ川こある割当てられたＭＡＲを働かせるため
に線３２を介してＭＡＲ有効化選択信号を送る。更に、
許可を受た周辺装置は、ＰＰＭ１６に接続されたデータ
母線３０におけるデータの流れの方向を指定するために
、駆動器３０ａ及び３０ｂ並びにＰＰＭ１６へ議出し／
書込み指令を送る。かくして、許可を受ここた周辺装置
とＰＰＭ１６との間でデータ母線３０を介するデータ転
送（謙出し又は書込み）が行なわれる。周辺装置は指令
レジスタ４３（第２図）介してＣＰＵ２川こよって初期
設定されるＭＡＲ有効化／選択レジスタ４０Ａを有して
おり、これにより１つのＭＡＲが割当てられる。割当て
られたＭＡＲは、当該周辺装置によって処理されるべき
データのアドレスを含む。このアドレスは領域アドレス
及びバイト・アドレスから成る。領域アドレスは領域ア
ドレス線３７を介してＰＰＭ１６へ送られる。バイト・
アドレスは、領域アドレスによって指定されたメモリ領
域内の特定のバイト記憶位置を指定するもので、バイト
・アドレス線３８を介してＰＰＭ１６へ送られる。この
バイト記憶位置には、周辺装置によってアクセスされる
べきデータ・バイトが含まれる。各周辺装置は、割当て
られたＭＡＲによってアドレス指定されたＰＰＭ１６内
のデータを処理する。

ＭＡＲに保持されているアドレスは、関連する周辺装置
によるＰＰＭ１６のアクセスの度に１ずつ増分される。
この増分は、所定量のデータ・ブロックの処理が終るま
で続けられる。ＰＰＣＩＯは、ＰＰＭ１６のアクセスが
終る度に、要求を出している周辺装置のうちで最も優先
順位の高いものに次のアクセス権を与える。周辺装置は
必要なデータ処理がすべて終るまでＰＰＭ１６に対する
アクセスの要求を出し続ける。かくして、各々の周辺装
置は内部でのデータ処理を同時に実行すると共に、ＰＰ
Ｍ１６への時分割アクセスを行なつｏＰＰＭ１６のアク
セス状況は、ＰＰＣＩＯにあるブロック終了論理によっ
て監視され、ＰＰＣＩ川まこれにより周辺装置がデータ
・ブロックの処理を何時終えたかを知る。

ブロック終了条件は、周辺装置のジョブが開始されると
きに、ＣＰＵ２０から母線２４を介してＰＰＣＩ０へロ
ードされる。ブロック終了条件としては、ブロックの大
きさ又は関連する周辺装置によるＰＰＭ１６のアクセス
回数を利用することができる。ＰＰＣＩＯ‘まブロック
終了を検出すると、関連する周辺アダプタヘブロック終
了指令を送る。周辺装置はこれに応答してＣＰＵ２０に
割込みをかける。これは、周辺装置が自身に割当てられ
たジョブを完了したことをＣＰＵ２０に知らせるための
ものである。このような割込みをかける代りに別のジョ
ブへ進むように周辺装置を初期設定しておいてもよい。
第１図に示されている周辺処理システムは書類配送シス
テムである。

１／０アダプタ１２は、データ・エントリ・モジュール
１２ａ、プリンタ・モジュール１２ｂ又はスキヤナ／プ
リンタ・モジュール１２ｃをシステムに接続する。

母線２３はビデオ・データ及び制御指令を転送する。信
号線２５はモジュール１２ａ〜１２ｃと１／０アダプタ
１２との間で制御信号を転送する。各モジュールは、印
刷機能、スキャン機能又はデータ・ェントリ機能を監視
するためにマイクロプロセッサを備えているのが好まし
い。データ・ェントリ機能は、例えば力ード読取り、テ
ープ講取り、光学式文字講取り又はキーボード・データ
・ェントリであってよい。Ｃ／Ｄ（圧縮／伸張）アダプ
ター３は、データ圧縮／伸張論理１３ａをシステムに接
続する。

同様に、Ｅ／○（暗号化／暗号解読）アダプタ１４は、
データ暗号論理１４ａをシステムに接続する。圧縮及び
暗号化のためのアルゴリズムは任意のものでよく、また
これらの機能は布線論理及びマイクロプロセッサの何れ
でも達成され得る。通信アダプター５は、システムを幾
つかの通信リンクのうちの１つに接続する。例えば、図
示されているモデム１５ａは電話線を介する通信に使用
されて、送受信器１５ｂは衛星通信網・で使用される。
ＣＰＵ２川ま、第１図の書類配送システム乃至はファク
シミリ・システムを初期設定する際に、実行されるべき
ジョブに応じてシステム構成を変える。

例えば、システムはスキャナ、圧縮器、暗号器及び送信
器としての構成をとるように初期設定され得る。その場
合、ファクシミリ・スキャン・データはＰＰＭ１６を介
してパイプライン方式で処理される。受信の場合は、シ
ステムは受信器、暗号解読器、伸張器及びプリンタとし
ての構成をとるように初期設定され、ファクシミリ・プ
リント・データがＰＰＭ１６を介してパイプライン方
式で処理される。第２図は周辺ァダブタの好ましい構成
例を示したものである。

これに接続される周辺装置４０の構成は実行されるべき
ジョブによって異なるので、第２図にはその詳細は示さ
れていない。例えば周辺装置４０がスキャナノプリンタ
・モジュール１２ｃであれば、スキャン機構、スキャン
・データを処理するための論理、ＰＰＭ１６への書込み
が可能になるまでスキャン・データを保持しておくバッ
ファ、印刷機構、用紙給送機構、印刷データを保持して
おくバッファ、印刷ヘッドを駆動するたための電子回路
などが含まれることになるつｏデータ圧縮／伸張論理１
３ａ又はデータ暗号論理１４ａは、圧縮／伸張又は暗号
化／暗号解読されるべきビデオ・データを保持するに十
分な容量を有するバッファと必要な論理とで構成され得
る。

モデム１５ａ及び送信受信器１５ｂも従来のものでよい
。第２図に示した周辺アダプタは一般に任意の型の周辺
装置４０をシステムに接続し得る。

ＣＰＵ２０からの制御情報は母線２２及び指令レジス夕
４３を介して周辺装層４０へ供給される。その際、ＣＰ
Ｕ２０は監視議出し／書込み信号ＳＵＲ／Ｗ及び指令レ
ジスタ４３のアドレスを周辺アダプタの解読器４１へ送
る。解読器４１はこれらに応答して書込み選択Ｃ信号Ｗ
Ｓ−Ｃを発生する。この信号は指令レジスタ４３を付勢
して、母線２２上の制御情報を受取らせる。ＣＰＵ２０
は、周辺装置４０の状況を調べるときには、入出力有効
化信号ＩＯＮＢＬ、監視議出し信号ＳＵＲ及び状況レジ
スタ４５のアドレスを送る。

解読器４１は書込み選択Ｓ信号ＷＳ−Ｓを発生して、周
辺装置４０からの状況情報を状況レジスタ４５へゲート
させる。次いでＩＯＮＢＬ信号が駆動器４７を付勢して
、状況レジス夕４５にある状況情報をＣＰＵ２０へ転送
させる。周辺装置側からＣＰＵ２０にコンタクトする場
合には、線４９に割込み信号が発生される。

ＣＰＵ２０は、上述のようにして状況レジスタ４５の内
容を読取ることによって割込み状況ビットの状態を調べ
る。もし割込み状況ビットがオンであれば、ＣＰＵ２川
まこの周辺装置が割込み信号を出していたことを知る。
周辺装置４０で処理されるべきデータはＰＰＭ１６から
母線３０及び両方向性の駆動ゲート４２を介して供給さ
れる。

ＰＰＭ１６から読出されたデータは一旦データ・レジス
タ４４に書込まれ、次いで周辺装置４０の方へ送られる
。これに対して、ＰＰＭ１６に書込むべきデータはデー
タ・レジスタ４６に書込まれ、ＰＰＭ１６への書込みが
可能になるまでそこに保持される。駆動ゲート４２は時
分割サイクル信号ＴＳＣによって付勢され、そのときの
データの方向は時分割論出し／書込み信号ＴＳＲ／Ｗ
によって指定される。周辺装置４０がＣＰＵ２０から母
線２２介して送られてきた指令によって初期設定された
後の最初の動作は、ＰＰＭ１６のアクセスを要求するこ
とである。周辺装置４川ま、ＰＰＭ１６のアクセスを要
求する場合、線４８を介してラッチ５０へ信号を送る。
ラッチ５川ま次のＰＨＩクロック・パルスの発生に伴な
つてセットされる。ラッチ５０の出力は要求信号として
線３２（第１図）を介してＰＰＣＩＯへ送られる。第２
図で使用される信号のタイミング関係は、第３Ａ図及び
第３Ｂ図に示されている。

第３Ａ図は書込み動作時のものであり、第３Ｂ図は講出
し動作時のものである。クロツクはＰＨＩからＰＨ４ま
での４相である。或るＰＨＩクロック・パルスの前緑か
ら次のＰＨＩクロック・パルスの前緑までの間が１メモ
リ・サイクルに相当する。

ラツチ５０から出力される要求信号は、或るＰＨＩクロ
ック・パルスから次のＰＨＩクロック・パルスまでの間
低レベルにある負のパルスの形で表わされている。第６
図にも示されているように、ＰＰＣＩＯからの許可信号
はＰＨ３クロツク・パルス時に生じ、次のＰＨ３のクロ
ツク・パルスまでオンに保たれる。

第６図に示されている回路モジュール７４ＬＳＩ４８，
７４ＬＳＩ３８及び７４ＬＳ２７３は何れもテキサス・
インストルメンッ社製である。回路モジュール７４ＬＳ
Ｉ４８は優先順位符号化器で、入力０〜７のうち最も優
先順位の高いものを選択して３ビットへ符号化し、端子
Ａ０，ＡＩ及びＡ２から出力する。割当てられている優
先順位は入力０が最高であり、以下順に下って入力７が
最低である。３ビットの出力は、要求信号がある入力の
うちで最も優先順位の高い入力を２進表示したものであ
る。

例えば、入力１，２及び４に要求信号があると、Ａ０，
ＡＩ及びＡ２における出力は００１（入力１）となり、
入力３及び４に要求信号があると、この世力は０１１（
入力３）になる。回路モジュール７４ＬＳＩ３８は、３
ビットの入力を解読して対応する１本の出力線を付勢す
る解読器である。

他の入力ＧＩ，Ｇ２Ａ及びＧ２８は有効化入力で、ＧＩ
の電源オン・リセット信号ＰＯＲが印加されておらず且
つＧ２Ａ及びＧ２Ｂが接地されていると、解読器７４Ｌ
ＳＩ３８は動作可能である。最後の回路モジュール７４
ＬＳ２７３はしジスタ・モジュールで、前段の解読器７
４ＬＳ１３の出をＰＨ３クロック・パルス時に関連す
るレジスタ段へセットする。

クリア入力は十５ボルトに保たれており、従ってレジス
外ま動作可能な状態にある。もし十５ボルトの電圧が切
られると、レジスタはクリアされる。ＰＨ３クロツク・
パルス時にセットされたレジスタ段は、関連する周辺ア
ダプタ又はメモリ・リフレツシュ回路（図示せず）へ送
られる許可信号を発生する。このレジスタ段は、同じ要
求がなお最高の優先順位を有していることを優先判頂位
符号化器及び解読器が示さない限り、次のサイクルにお
いてＰＨ３クロック・パルスによりリセットされる。第
２図に戻って、許可信号はラッチ５２に受取られる。

ラッチ５２は許可信号が存在しているとＰＨＩクロツク
・パルス時にセットされる。ラツチ５２の出力は時分割
サイクル信号ＴＳＣとして用いられる。このＴＳＣ信号
は駆動ゲート４２を付勢して母線３０とデータ・レジス
タ４４及び４６とを接続し、更にラッチ５０をリセット
する。ＴＳＣ信号は周辺装置４０にも供給されて、メモ
リ・アクセスが許可されたことを知らせる。周辺装置４
０は、時分割議出し／書込み信号ＴＳＲ／Ｗ，ＭＡＲ
有効化信号及びＭＡＲ選択信号を発生してアンド・ゲー
ト５４，５６及び５８へ各々供給する。アンド・ゲート
５４，５６及び５８はＰＰＣＩＯからの許可信号によっ
て条件付けられる。ＭＡＲ有効化信号及びＭＡＲ選択信
号はＭＡＲアドレスとしてＰＰＣＩＯへ送られる。

アンド・ゲ−ト５４からのＴＳＲ／Ｗ信号はデータ転送
の方向を指定するために駆動ゲート４２並びに第１図の
駆動器３０ａ及び３０ｂへ供給され、更にＰＰＭ１６に
おける議出し／書込みの制御にも使用される。動作が書
込みであれば、ＴＳＲ／Ｗ信号は負のパルスの形をとり
、許可信号が存在している間活動状態（低レベル）にあ
る（第３Ａ図参照）。

この間にデータ・レジスタ４６から駆動ゲート４２及び
駆動器３０ｂを通ってＰＰＭ１６へ送られる。要求、許
可、ＭＡＲの選択及びＰＰＭ１６のアドレス指定から
成るプロセスは、ＰＰＣＩＯがブロック終了を検出する
まで続けられる。

ブロック終了を検出すると、ＰＰＣＩ０はブロック終了
信号ＥＯＢを発生して第２図のラッチ６０へ供給する。
ラッチ６０は、ＥＯＢ信号が存在しているときにアンド
・ゲート６１が条件付けられるとセットされる。アンド
・ゲート６１は前述のＴＳＣ信号及びＰＨ２クロツク・
パルスによって条件付けられる。ラッチ６０のセット状
態により、周辺装置４０はブックの終りに達したことを
知る。ラッチ６０は次のＦＨ２クロツク・パルスによっ
て１′セットされる。ＰＰＣＩＯの詳細は第４図〜第７
図に示されている。

簡単に説明すると、第４図は複数のＭＡＲ及びこれらＭ
ＡＲに対するアドレス及びモード情報の入出力を制御す
る複数のマルチプレクサ（ＭＵＸ）を示し、第５図はＣ
ＰＵ２０からの指令又は周辺ァダプタからのＭＡＲ有効
化／選択信号（ＭＡＲアドレス）を解読する解読９０を
示し、第６図は前述の３つの回路モジュールを示し、第
７図はＢＯＢ信号を生するブロック終了検出回路を示し
ている。

第４図に示されている各ＭＡＲは２１ビット幅で、４つ
のセクション、即ち２ビットのモード・セクション８０
、６ビットの領域セクション８２、５ビットの上位アド
レス・セクション８４及び８ビットの下位アドレス・セ
クション８６に分けられる。

図示の例では、ＭＡＲＯからＭＡＲ５までの６つのＭＡ
Ｒが設けられている。これらのＭＡＲはＣＰＵ２０から
母線２４を介して初期設定される。ＣＰＵ２０からの最
初のバイト（８ビット）は、ＣＰＵ２０によってアドレ
ス指定されたＭＡＲのモード・セクション８０及び領域
セクション８２にロードされる。

ＭＡＲの選択は第５図に示した解読器９０１こよってな
される。解読器９０は、ＣＰＵ２０から母線２４を介し
て送られてきたアドレス信号を解読して、ＭＡＲＯク。
ツク信号からＭＡＲ５クロック信号までのうちの１つを
発生し、これにより対応するＭＡＲを選択する。同機に
して、２番目のバイトを構成する８ビットのうちの５ビ
ットがＰＰＭ１６の上位アドレス・ビットとして上位
アドレス・セクション８４へロードされ、３番のバイト
を構成する８ビットがＰＰＭ１６の下位アドレス・ビッ
トとして下位アドレス・セクション８６へロードされる
。ＣＰＵ２０は、このようにして各ＭＡＲを順次にアド
レス指定していくことによって６つのＭＡＲを初期設定
する。上位アドレス・ビット及び下位アドレス・ビット
を含む２番目のバイトについては、ＣＰＵ２０はロード
指令も出す必要がある。

第５図の解読器９川まこのロード指令を解読すると線９
２にロード信号を発生し、これによりマルチプレクサ１
００及び１０２は５ビットの上位アドレス及び８ビット
の下位アドレスを各々セクション８４及び８６へロ−ド
する。後述するように、マルチプレクサ１００及び１０
２は各ＭＡＲのセクション８４及び８６が初期設定され
た後は、ＣＰＵ２０によってアドレス増分モードへ切替
えられ得る。アドレス増分モードでは、周辺装置による
ＰＰＭ１６のアクセスの度にアドレスが増分される。従
って、初期設定後は、周辺装置は割当てられたＭＡＲの
セクション８４及び８６にある増分されたアドレスを用
いてブロックの終りに達するまでＰＰＭ１６をアクセス
する。ＰＰＣＩ川こあるすべてのＭＡＲ及び周辺装置４
ＷこあるＭＡＲ有効化／選択レジスタ４０Ａの初期設定
が終ると、ＣＰＵ２０は周辺装置４０にジョブを開始さ
せる。

周辺装置４川ままずアクセスを要求する。この要求が許
可されると、周辺装置４０はしジスタ４０ＡからＰＰＣ
ＩＯへＭＡＲ有効化信号及びＭＡＲ選択信号を送る。
ＰＰＣＩ川こある第５図の解読器９０は、これらの信号
を解読して、ＭＡＲ選択０信号からＭＡＲ選択５信号ま
でのうちの１つを線９３に発生する。初期設鑑定された
各周辺装置はこのようにして自身に割当てられたＭＡＲ
を選択する。解読器９０から線９３へ発生されたＭＡＲ
選択０〜５信号はマルチプレクサ１０４，１０６及び１
０８を制御する。

マルチプレクサ１０６は領域アドレスをＰＰＭ１６へ通
す。マルチブレクサ１０８は上位アドレス及び下位アド
レスをＰＰＭ１６へ通す。領域アドレス及び上位／下位
アドレスは、駆動器１１０及び１１２が解読器９０から
のアドレス有効化信号によって付勢されたときにＰＰＭ
６へ送られる。解読器９川ま、周辺装置からのＭＡＲ有
効化／選択信号に応答して、線９４にアドレス有効化信
号を発生する。ＰＰＭ１６へ供給される上位アドレス及
び下位アドレスは同時に増分器１１４にも供給される。

増分器１１４は、上位アドレス及び下位アドレスから成
るメモリ・アドレスを１つだけ増分する。増分されたア
ドレスはＰＨ２クロック・パルス時にレジスター１６に
書込まれる。レジスタ１１６にある増分されたアドレス
は、解読器９０がアドレス増分指令を出したときに元の
ＭＡＲのセクション８４及び８６に書き戻される。この
ように、ＭＡ則こ保持されているアドレスは、周辺装置
がＰＰＭ１６をアクセスする度に１ずつ増分される。Ｃ
ＰＵ２川まＰＰＣＩＯへ指令を送ることによってＭＡＲ
の状況を調べることができる。

ＰＰＣＩＯの解読器９はこの指令を解読して、線９５
にデータ選択信号を発生し且つ線９６にデータ有効化信
号を発生する。第４図に示されているマルチプレクサ１
１８は線９５上のデータ選択信号に応じて５つの入力の
うちの１つを駆動器１２０の方へ通す。駆動器１２川ま
線９６上のデータ有効化信号によって付勢されると、マ
ルチプレクサ１１８からの選択されたデータを母線２４
へ出力してＣＰＵ２０転送する。最後に第７図を参照し
ながら、ＰＰＣＩＯにおけるブロック終了の検出につい
て説明する。

第７図のブロック終了検回路は４種類の動作モードを有
しており、これらはＭＡＲのモード・セクション８川こ
記憶されているモード・ビットによって制御される。選
択されたＭＡＲからマルチプレクサ１０４を介して読出
された２つのモード・ビットはモード解読器１２０１こ
受取られる。モード解読器１２０はモード・ビットを解
読して比較器１２１〜１２３及び計数器１２４のうちの
１つを有効化する。比較器１２１〜１２３は、選択
されたＭＡＲから謙出されたアドレスの下位ビットを受
取って所定の境界条件と比較する。図示の例では、比較
器１２１〜１２３で検出されるべき境界条件は各々２５
６，１０２４及び４０９６である。従って、アドレスが
０から始まる場合には、比較器１２１〜１２３や各々ア
ドレス位鷹２５５，１０２３及び４０９５を検出するこ
とになる。比較器１２１〜１２３はアドレスの下位数ビ
ットがすべて１になったか杏かを監視している。例えば
、比較器１２１は下位８ビットの全１状態を監視し、比
較器１２２は下位１０ビットの全１状態を監視し、比較
器１２３は下位１２ビットの全１状態を監視する。ただ
し実際にこのような監視を行なうのは、選択されたＭＡ
Ｒからのモード・ビットに応じて有効化された１つの比
較器だけである。この比較器は上述の全１状態を検出す
るとブロック終了を示す信号を発生し、オア・ゲート１
２６を介してアンド・ゲート１２８の方へ送る。ＭＡＲ
からのモード・ビットによって指定される４番目のモー
ドはメモリ・アクセス回数の計数である。

モード解読器１２川ま、メモリ・アクセス・サイクルに
おいてこの第４モードを指定するモード・ビットを含む
ＭＡＲが選択される度に計数器１２４を有効化する。計
数器１２４には、１つのデータ・ブロックを処理するの
に必要なアクセス回教を表示する計数値がＣＰＵ２０か
ら母線２４を介してロードされる。その際、ＣＰＵ２０
は関連するＭＡＲに当該データ・ブロックの開始アドレ
スをロードする。このＭＡＲが選択されて、モード解読
器１２０により計数器１２４が有効化されると、その計
数値は減分端子ＤＮに印加されるＰＨ３クロック・パル
スによって減分される。ブロックの終りに達するのは計
数器１２４の計数値が０になったときである。このとき
計数器１２４は０状態則ちブロック終了を示す信号を発
生し、オア・ゲート１２６を介してアンド・ゲート１２
８の方へ送る。アンド・ゲート１２８は、モード解読器
１２０によって有効化された比較器又は計数器が信号を
発生したときにＭＡＲ有効化信号によって条件付けられ
ると、ブロック終了信号ＥＯＢを周辺アダプタへ送る。
ＭＡＲ有効化信号はＰＰＭ１６のアクセスの間存在して
いる。アンド・ゲート１２８からのブロック終了信号Ｅ
ＯＢはラッチ１３２をセットするのにも使用される。
ラツチ１３２はＰＨ２クロツク・パルス時にセットさ
れる。セットされたラッチ１３２は活動状態のブロック
終了ビットを状況レジスタ１３４へロードする。状況レ
ジス夕１３４の各段は、第４図に示されている６つのＭ
ＡＲのうちの１つと関連している。ブロック終了ビット
は、ブロック終了が検出されたＭＡＲに関連する段へロ
ードされる。段の選択はＭＡＲ選択０〜５信号による。
状況レジスタ１３４の内容は第４図のマルチプレクサ１
１８及び第５図の解読器９０へ送られる。

解読器９０‘ま、状況レジスタ１３４の何れかの段にブ
ロック終了ビットがロードされたことを検出すると、関
連するＭＡＲが再び初期設定され且つこの段がＣＰＵ２
０によってＩＪセットされるまで、関連するＭＡＲの選
択を禁止する。第８図は第１図に示されている１／０ア
ダプタ１２の構成をもう少し詳しく示したものである。

１／０アダプタ１２は、駆動器１４１及び１４２を介し
て母線２２（ＣＰＵ２０）に接続され、駆動器１４３及
び１４４を介して母線３０（ＰＰＭ１６）に接続され、
そして駆動器１４５及び１４６を介して母線２３（例え
ばスキヤナ／プリンタ・モジュール）に接続される。

第８図に示されている他の入出力線は、１／０アダプタ
１２とＰＰＣＩ０、ＣＰＵ２０及びスキヤナノプリンタ
・モジュールとを穣綾する制御線である。ただし、議出
し及び書込みの選択信号は第９図に示した解読器１４８
から供給される。解読器１４８はＣＰＵ２０からの信号
に応答して、読出し選択信号ＲＳＯ〜ＲＳ４及び書込み
選択信号ＷＳＯ〜ＷＳ３を選択的に発生する。

ＲＳＯ〜ＲＳ４は、１／０アダプター２又はスキヤナノ
プリンタ・モジュールの情報をＣＰＵ２０へ読出すとき
に発生されて、第８図に示したマルチプレクサ１５０を
制御する。ＷＳＯ〜ＷＳ３は、ＣＰＵ２０が１／０アダ
プター２内の選択可能なしジスタ（４つある）に制御情
報を書込むときに発生される。第８図の１／０アダプタ
１２の動作モードには、自動モード及び監視モードの２
種類がある。

ＣＰＵ２０‘こよって制御される監視モードにおいては
、アドレス及び制御情報がＣＰＵ２０から１／０アダプ
ター２及びスキヤナノプリンタ・モジュールヘロードさ
れる。自動モードは、各モジュールとＰＰＭ１６との間
でデ−夕を直接転送するときに使用される。この直接転
送は、データ転送制御論理（以下、ＤＴＣＬと略称）１
５２の制御のもとに行なわれる。まず監視モードの動作
について説明する。

ＣＰＵ２０は制御レジスタ１５４、タグ・アウト・レジ
スタ１５６、タグ・イン・レジスタ１５８及び状況レジ
スタ１６０をセットアップする。

制御レジスタ１５４は「１／０アダプタ１２の動作モ
ード、ＰＰＭ１６又はＣＰＵ２０との間でのデータの流
れの方向、及びＰＰＭ１６のメモリ・スペースが使用可
能か否かを各々示すビットを含む。これらのビットは解
読器１４８からの書込み選択信号ＷＳＩによって制御レ
ジスタ１５４へロードされる。タグ・アウト・レジスタ
１５６は制御データを表わす複数のビット、例えばサー
ビス・アウト・ビットＳＶ○、コマンド・アウト・ビッ
トＣＤ０、確認ビットＡＣＫ、待機ビットＷＭＴ、スキ
ヤナノプリンタ選択ビットＳ／ＰＳＥＬなどを含む。

これらのビットは解読器１４８からの書込み選択信号Ｗ
Ｓ２によってタグ・アウト・レジスタ１５６へロードさ
れる。タグ・イン・レジスター５８はサービス・イン・
ビットＳＶ１、ステータス・イン・ビットＳＴＩ及び割
込みビットＩＮＴを含む。これらのビットはスキヤナ／
プリンタ・モジュールから供給され、ＰＨＩクロツク・
パルスの発生時にもし存在しているとタグ・ィン・レジ
スタ５８へロードされる。状況レジスタ１６０は解読器
１４８からの書込み選択信号ＷＳＯによって設定され、
ブロック終了信号ＥＯＢが受取られたこ．とを示すビッ
トや種々の誤り状態を示すビットを含む。

誤り状態の検出は本発明とは無関係であるから、ここで
は触れないことにする。状況レジスタ１６０の設定は、
ＰＰＣＩＯからのブロック終了信号ＥＯＢ及びＣＰＵ２
０からの初期設定条件に応答する状況論理１６２によっ
て制御される。ＣＰＵ２川ま、ＰＰＭアウト・レジスタ
ー６４及びバス・アウト・レジスタ１６６を介してスキ
ヤナノプリンタ・モジュールへ制御情報を送ることもで
きる。

レジスタ１６４及び１６６はマルチブレクサ１６９と共
に解読器１４８からの書込み選択信号ＷＳ３によって選
択される。ＷＳ３が発生されると、ＣＰＵ２０からマル
チプレクサ１６９及びＰＰＭアウト・レジスタ１６４を
介してバス・アウト・レジスタ１６６に至る直通路が形
成される。ＣＰＵ２０からバス・アウト・レジスタ１６
６へロードされた制御情報は、駆動器１４６がオア・ゲ
ート１７４の出力によって付勢されたときにスキャナ／
プリンタ・モジュールの方へ送り出される。制御情報を
受取るべきスキヤナノプリンタ・モジュールは、タグ・
アウト・レジスター５６からのＳ／ＰＳＥＬ信号によ
ってアドレス指定される。ＣＰＵ２０は、バス・イン・
レジスタ１６８及びマルチプレクサ１５０を介してスキ
ヤナ／プリンタ・モジュールの情報を続出すこともでき
る。

スキャナ／プリンタ・モジュールからの情報はまずバス
・イン・レジスタ１６８へロードされる。ＣＰＵ２０は
解読器１４８へ信号を送って適切な議出し選択信号を発
生させ、これによりバス・ィン・レジスタ１６８にロー
ドされた情報がマルチプレクサ１５０を介してＣＰＵ２
０へ送られる。ＰＰＭイン・レジスタ１７０は、／
ゞス・イン・レジスタ１６８からＰＰＭ１６へ転送され
るビデオ・データを一時記憶するものであるが、監視モ
ード中は使用されない。自動モード時におけるＰＰＭィ
ン・レジスタ１７０の働きについてはあとで説明する。
次に、第８図の１ノ○アダプタ１２の代表的な監視動作
及び自動動作について説明する。

監視動作とはＣＰＵ２０とスキヤナ／プリンタ・モジュ
ールとの間の対話を意味し、自動動作とはスキャナノプ
リンタ・モジュールとＰＰＭ１６との間でのデータ転送
を意味する。最初の例として、ＣＰＵ２０がスキャナノ
プリンタ・モジュールに対する制御情報をロードする場
合を考える。

ＣＰＵ２川ままず解読器１４８に信号を送って書込み選
択信号ＷＳＩを発生させ、これにより制御レジスタ１５
４に制御情報をロードする。この例では、制御情報は非
自動モード（ＡＵＴＯ）、非入力モード（Ｎ）及びＰＰ
Ｍ使用可能（ＰＰＭＡ）を示している。次いで、ＣＰＵ
２０は解読器１４８から書込み選択信号ＷＳ２を発生さ
せ、制御情報を受取るべきスキャナ／プリンタ・モジュ
ールを選択するＳ／ＰＳＥＬビットをタグ・アウト・
レジスタ１５６へロードする。次いで、ＣＰＵ２０は解
読器１４８から書込み選択信号ＷＳ３を発生させ、マル
チプレクサ１６９及びＰＰＭアウト・レジスタ１６４を
介してタグ・アウト・レジスタ１６６へ制御データをロ
ードする。次いで、ＣＰＵ２０は再びＷＳ２信号を発生
させ、タグ・アウト・レジスタ１５６にＣＤＯビット
をロードする。

タグ・アウト・レジスタ１５６においてＣＯＯビット及
び前述のＳ／ＰＳＥＬビットがロードされる位置は各
々異なつている。前にロードされたＳ／ＰＳＥＬビッ
トが消失するのを避けるため、ＣＤＯビットのロードと
同時にＳ／ＰＳＥＬビットの再書込みを行なってもよ
い。そのような必配がなければ、ＣＤＯビットのロード
だけでよい。タグ・アウト・レジスタ１５６にＣＤＯ
ビットがロードされると、アンド・ゲート１７２の入力
ＣＤＯ及びＩＮが活動状態になってァンド・ゲート１７
２を条件付ける。

条件付けられたアンド・ゲート１７２の出力はオア・ゲ
ート１７４を介して駆動器１４６を付勢する。かくして
、バス・アウト・レジスタ１６６のロードされていた制
御デー外ま、Ｓ／ＰＳＥＬビットによって選択された
スキヤナ／プリンタ・モジュールへ送られる。スキャナ
ノプリンタ・モジュールは制御データを受取ると、ステ
ータス・ィン信号ＳＴＩをタグ・ィン・レジスタ１５８
へ送り、更に母線２３を介して状況情報バイトをバス・
ィン・レジスタ１６８へ送る。駆動器１４５は単に母線
２３上の情報をバス・イン・レジスタ１６８へ通すだけ
である。バス・ィン・レジスタ１６８の内容は、適切な
読出し選択信号によって切替えられるマルチプレクサ１
５０及び駆動器１４１を介してＣＰＵ２０へ送られる。
駆動器１４１は、ＣＰＵ２０からの入出力有効化信号Ｉ
ＯＮＢＬによって付勢される。スキヤナ／プリンタ・モ
ジュールは、タグ・イン・レジスタ１５８にＳＴＩビッ
トを立てることによって状況情報が存在していることを
ＣＰＵ２０に知らせる。

ＣＰＵ２０は、マルチプレクサ１５０を介してタグ・ィ
ン・レジス夕１５８の内容を読出すことによってＳＴＩ
ビットが立っていることを検出すると、次にバス・ィン
・レジスタ１６８の内容を読出すためにマルチプレクサ
１５０をバス・ィン・レジスタ１６８の方へ切替えさせ
る。状況情報の諸出し１こ対するＣＰＵ２０からの肯定
応答は、次のクロック・サイクルでＣＤＯビットを落と
すことにより与えられる。ＣＰＵ２０‘こよってタグ・
アウト・レジスタ１５６にあるＣＤＯビットがリセッ
トされると、スキヤナノプリンタ・モジュールは、状況
情報がＣＰＵ２０‘こ受取られたことを知る。ＣＰＵ２
０‘ま、以上のようにしてスキヤナ／プリンタ・モジュ
ールと通信することにより該モジュールをセットアップ
して所与の処理動作を行なわせる。

上述の動作シーケンスはＣＰＵ２０によって開始される
が、スキャナノプリンタ・モジュールも割込みビットｍ
ＴをオンにすることによってＣＰＵ２０との通信を開始
することができる。スキヤナ／プリンタ・モジュールは
、ＣＰＵ２０‘こよって割当てられたジ／ョブが完了し
たとき、例えば１ライン分の走査又は印刷が終ったとき
又はＰＰＭ１６の所与のブロックにあるすべてのデータ
の処理が終ってＰＰＣＩ０からブロック終了信号ＥＯＢ
を受取ったときにＣＰＵ２０に割込みをかける。その場
合、プリンタ・モジュール又はスキャナ・モジュールは
まず川Ｔ（割込み）タグを上げる。これにより次のＰＨ
Ｉクロツク・パルス時にタグ・イン・レジスタ１５８の
ＩＮＴビットがセットされる。ＣＰＵ２０は、レジス夕
講出しによってＩＮＴタグを検出するとＡＣＫタグで応
答し、これをタグ・アウト・レジスター５６へロードす
る。スキヤナ／プリンタ・モジュールは、タグ・アウト
・レジスタ１５６中のＡＣＫタグをみてＩＮＴ夕グを落
とす。

これにより、次のＰＨＩクロツク・パルス時にタグ・イ
ン・レジスタの瓜Ｔビットがリセットされる。ＣＰＵ２
０は、次にタグ・ィン・レジスター５８を調べたときに
瓜Ｔタグが落とされたことを検出すると、再びＡＣＫタ
グで応答し、タグ・アウト・レジス夕１５６のＡＣＫビ
ットをセットする。これで割込み動作が終る。スキャナ
／プリンタ・モジュールはデータ転送動作の終了を知ら
せることもある。その場合、スキヤナノプリンタ・モジ
ュールはバス・イン・レジスタ１６８へ状況情報をロ−
ドすると共に、ＳＴ１（ステータス・イン）タグを上げ
てタグ・イン・レジスター５８のＳＴＩビットをセット
する。ＣＰＵ２０はタグ・イン・レジスター５８のＳＴ
Ｉビットを議出し、更にマルチプレクサ１５０を介して
状況情報を読出す。次いで、ＣＰＵ２０はＳＶ０（サー
ビス・アウト）タグを上げてタグ・アウト・レジスター
５６のＳＶＯビットをセットすることにより、状況情報
の受取りを知らせる。スキャナノプリン夕・モジュール
はこれに応答してＳＴＩタグを落とし、その後ＣＰＵ２
０‘まＳＶＯタグを落とす。これまでの説明は、ＣＰＵ
２０が１／０アダプタ１２を制御し且つスキヤナ・モジ
ュール又はプリンタ・モジュールと通信する監視モード
の動作に関するものであったが、次に説明する自動モジ
ュールの動作においては、１／０アダプタ１２はＤＴＣ
Ｌ１５２の制御のもとにＰＰＭ１６とスキャナ・モ
ジュール又はプリンタ・モジュールとの間のデータ転送
を行なう。

自動モードで使用されるレジスタはＰＰＭィン・レジス
タ１７０，ＰＰＭアウト・レジスタ１６４、バス・イ
ン・レジスタ１６８及びバス・アウト・レジスタ１６
６だけである。

ＰＰＭアウト・レジスター６４及びバス・アウト・レジ
スタ１６８は、ＰＰＭ１６からプリンタ・モジュールヘ
データを転送するときに２段バッファとして働く。同様
に、バス・ィン・レジスタ１６８及びＰＰＭイン・レジ
スタ１７０は、スキヤナ・モジュールからＰＰＭ１６
ヘビデオ・データを転送するときに２段バッファとして
働く。このような２段バッファ構成は必らずしも必要と
いうわけではないが、こうしておくと、データ転送割込
みによって走査／印刷動作が中断される可能性を４・さ
くできる。イン・レジスタ１６８及び１７０又はアウト
・レジスタ１６４及び１６６を介するデータ転送はＤＴ
ＣＬ１５２によって制御される。

ＤＴＣＬ１５２の動作を理解するための手助けとして、
第１０図のＤＴＣＬ１５２の状態図が示されている。第
１０図の種々の円はＤＴＣＬ１５２の状態を表わして
おり、状態遷移の原因となる条件は矢印を付した線のと
ころに表示されている。このような条件が表示されてい
ないところでは、ＤＴＣ１５２は次のクロック・サイ
クルの間に或る状態から次の状態へ自動的に遷移する。
これに対して、条件が表示されているところでは、表示
された条件が存在していない限り、次の状態への遷移は
起こらない。第１０図の右半分はＰＰＭ１６へのデータ
転送艮０ちメモリ書込みに対応し、左半分はＰＰＭ１６
からのデータ転送則ちメモリ読出し１こ対応している。
右半分及び左半分の何れにおいてもタグ制御状態（ＴＡ
ＧＣ），ＰＰＭデータ・ゲート状態（ＰＰＭ）及びレジ
スタ制御状態（ＲＥＧＣ）が各々列方向に並んでおり、
それらの条件が満たされると状態遷移が生じる。第１０
図から明らかなように、同じ条件によって複数の状態遷
移が生じること力ゞある。次に、第８図及び第１０図を
参照しながら、１／０アダプタ１２の自動モード動作に
ついて説明する。

まず、電源オン・リセット信号ＰＯＲ，ＰＰＭ使用可能
信号ＰＰＭＡ又は非自動モード信号ＡＵＴＯが存在して
いると開始状態に入る。ＤＴＣＬ１５２は自動モー
ド条件ＡＵＴＯが満たされると、データ転送の方向に応
じて第１０図の右半分又は左半分へ分岐する。例えば、
スキャナ・モジュールからＰＰＭ１６へのデータ転送の
場合は、ＤＴＣＬ１５２はタグ制御０ィン状態真ｒＡＧ
ＣＯ１、レジスタ制御０ィソ状態ＲＥＧＣＯＩ及びＰＰ
ＭＯィン状態ＰＰＭＯＩへ遷移する。スキヤナ・モジュ
ールがＳＶＩ信号を発生すると、ＤＴＣＬ１５２はタグ
制御１ィン状態ＴＡＧＣＩ１へ遷移する。この状態に
おいてはロード・バス・ィン信号ＬＤＢＩが発生され、
これによりバス・イン・レジスタ１６８にビデオ・デー
タがロードされる。ＤＴＣＬ１５２は次のサイクルでタ
グ制御２ィン状態ＴＡＧＣ２１へ遷移する。

この状態ではバス・ィン・データ有効信号ＢＩＤＶ及び
ＳＶ○（サービス・アウト）信号が発生される。ＳＶＯ
信号はスキャナ・モジュールに送られ、バス・イン・レ
ジスタ１６８がロードされたことを知らせる。ＢＩＤＶ
信号は、ＲＥＧＣＯＩから次のレジスタ制御１ィン状態
ＲＥＧＣＩＩへの遷移条件である。ＲＥＧＣＩＩに
おいては、ロードＰＰＭイン信号ＬＤＰＰＭＩが発生さ
れる。ＬＯＰＰＭＩ信号はＰＰＭイン・レジスタ１７０
のロ−ド‘こ使用される。

即ち、この信号が発生されると、バス・ィン・レジスタ
１６８の内容がＰＰＭィン・レジスタ１７０へ転送され
る。ＤＴＣＬ１５２は次のクロック・サイクルでＲＥＧ
ＣＩＩから次のレジスタ制御２ィン状態ＲＥＧＣ２１へ
遷移し、ＰＰＭィン・データ有効信号ＰＰＭＩＤＶを発
生する。これと同時に、スキャナ．・モジュールはＴＡ
ＧＣ２１状態で発生されていたＳＶＯ信号に対する肯定
応答としてＳＶＩ信号を落とす（ＳＶＩ）。ＳＶＩ信号
が落とされると、タグ制御状態はＴＡＧＣ２１からＴＡ
ＧＣＯＩに戻り、次のＳＶＩ信号の発生に伴って次のビ
デオ・データをバス・イン・レジスター６８へロードす
ることができるようになる。ＰＰＭＯＩから次のＰＰ
ＭＩＩへの遷移は、ＲＥＧＣ２１状態においてＰＰＭ
ＤＶ信号が発生されたときに生じる。

ＰＰＭＩ１状態においては、要求信号が発生されてＰＰ
ＣＩＯへ送られる。ＰＰＣＩＯから許可信号が送られて
くると、ＰＰＭ状態はＰＰＭＩＩからＰＰＭＯＩに戻る
。これと同時に、レジスタ制御状態もＲＥＧＣ２１から
ＲＥＧＣＯＩに戻る。また第２図のところで説明したよ
うに、許可信号が受取られると、ＰＨＩクロツク・パル
ス時にＴＳＣ信号が発生され（第２図のラッチ５２）、
更にＭＡＲ有効化信号及びＭＡＲ選択信号が送出される
（アンド・ゲート５６及び５８）。本実施例では、ＭＡ
Ｒ選択信号は予め決められた配線に従って発生され、プ
ログラムで変更できないようになっている。例えば１／
０アダプタ１２はＭＡＲ２を選択するＭＡＲ選択２信号
を常時発生する。上述の動作及び状態遷移は、スキャナ
・モジュールからＰＰＭ１６へのデータ転送が完了する
まで繰返される。

ＰＰＭ１６からビデオ・データを読出してプリンタ・モ
ジュールへ転送する場合には、第１０図の左半分の状態
が使用される。自動モード条件ＡＵＴＯ、非入力条件Ｉ
Ｎ及びＰＰＭ使用可能条件ＰＰＭＡが存在していると、
開始状態からＴＡＧＣＯ状態、ＰＰＭＯ状態及びＲＥＧ
ＣＯ状態への遷移が生じる。ＰＰＭ状態においては、要
求信号が発生されてＰＰＣＩＯへ送られる。

これに応答してＰＰＣＩＯから許可信号が送られてくる
と、ＤＴＣＬ１５２は次のＰＰＭＩ状態へ遷移して、ロ
ードＰＰＭアウト信号ＬＤＰＰＭＯを発生する。この信
号は、ＰＰＭ１６から読出されたデータをＰＰＭアウト
・レジス夕１６４へロードさせる。ＰＰＭＩ状態への遷
移を起こさせる許可信号は前と同様にしてＭＡＲ有効化
信号及びＭＡＲ選択２信号を発生させる。

ＰＰＭ１６の講出しは、ＭＡＲ選択２信号によって選
択されたＭＡＲ２にあるアドレスを用いて行なわれる。
ＤＴＣＬ１５２は次のサイクルでＰＰＭＩ状態からＰＰ
Ｍ２状態へ遷移し、ＰＰＭアウト・データ有効信号ＰＰ
ＭＯＤＶを発生する。

この信号はＲＥＧＣＯ状態からＲＥＧＣＩ状態への遷移
条件として使用される。ＲＥＧＣＩ状態においては、ロ
ード・バス・アウト信号ＬＤＢＯが発生されて、ＰＰＭ
アウト・し／ジスタ１６４の内容をバス・アウト・レジ
スタ１６６へ転送させる。ＬＤＢＯ信号はＰＰＭ２状態
からＰＰＭＯ状態への遷移条件としても使用される。Ｐ
ＰＭＯ状態においては、次の要求信号が発生される。Ｄ
ＴＣＬ１５２のレジスタ制御状態は次のクロック・サイ
クルでＲＥＧＣＩからＲＥＧＣ２へ遷移する。ＲＥＧＣ
２状態においては、バス・アウト・データ有効信号ＢＯ
ＤＶが発生される。ＢＯＤＶ信号の他にプリンタ・モジ
ュールからＳＶＩ信号が発生されると、ＴＣＬ１５２の
タグ制御状態はＴＡＧＣＯからＴＡＧＣＩへ遷移する。

ＴＡＧＣＩ状態においては、ＳＶＯ信号が発生される。
ＳＶＯ信号はＩＮ信号と共にアンド・ゲート１７３を条
件付ける。この結果、オア・ゲート１７４を介して駆動
器１４６が付勢され、バス・アウト・レジスタ１６６の
内容をプリンタ・モジュールへ送る。ＳＶＯ信号はＲＥ
ＧＣ２からＲＥＧＣＯへの遷移条件としても使用され、
更にプリンタ・モジュ−ルにも送られる。プリンタ・モ
ジュールはこれに応答してＳＶＩ信号を落とす。ＳＶＩ
信号がなくなると、ＤＴＣＬ１５２はＴＡＧＣＩからＴ
ＡＧＣＯへ遷移する。このシーケンスは、プリンタ・モ
ジュールが必要なすべてのビデオ・データをＰＭ１６か
ら受取ってしまうまで繰返される。ＰＰＣＩ川こよって
ブロック終了条件が検出されると、制御レジスタ１５４
のＰＰＭＡビットがリセットされて、ＤＴＣＬ１５２を
開始状態に戻す。

ＤＴＣＬ１５２は、ＰＰＭＡ条件及びＡＵＴＯ条件が再
び満足されるまで開始状態に維持される。次に、第１１
図を参照しながら本発明の他の実施例について説明する
。

この実施例は、各周辺装置がメモリを直接アクセスしな
がらデータを処理するという点では前の実施例と同じで
あるが、メモリがＣＰＵ用の作業城として割振られてい
る固定された大きさのスべ−スを有する点、周辺装置の
１つがデータ母線ではなくて制御母線を介してデータを
転送する点、及びＰＰＣが固定された大きさのメモリ・
フロツク（前の実施例では可変）を使用する点が異なっ
ている。ＰＰＣは、固定された大きさのメモリ・フ。ッ
クが位置する異なったメモリ領域が選択されるようにＣ
ＰＵ‘こよって初期設定され得る。第１図と同じく、単
一の線は制御線を表わしている。

例えば、ＰＰＣ２０２とアダプタ２１〜２１４との間の
制御線２１８は要求信号、許可信号及びＭＡＲ選択信号
を転送する。通信アダプタ２１５に対する要求／許可線
２２０‘まＣＰＵ１８０との間に設けられている。これ
は、通信アダプタ２１５がＰＰＣ２０２ではなくてＣＰ
Ｕ１８０によって制御されるようになっているからで
ある。通信アダプタ２１５へのデータ転送はＣＰＵ１８
０‘こよって監視されるが、通信アダプ夕２１６で使用
されるビデオ・データをＣＰＵ１８０が処理することは
ない。メモリ１８６はメモリ制御論理１８７の制御のも
とにＣＰＵ１８０及びＰＰＣ２０２によって交互にアク
セスされる。

一方のメモリ・サイクルは相Ａクロック時に有効化され
、他方のメモリ・サイクルは相Ｂクロツク時に有効化さ
れる。これは。例えば相Ａのクロック・パルスＰＨＡに
よってセットされ且つ相Ｂのクロツク・パルスＰＨＢに
よってリセットされるラッチを用いることにより実現さ
れ得る。このラッチの出力はマルチプレクサ１９８及び
２００を制御する。これの詳細についてはあとで述べる
。メモリ制御論理１８７はＰＨＡ及びＰＨＢのクロッ
ク・パルスの他に、ＣＰＵ１８０からのＣＰＵ読出し／
書込み信号ＣＰＵＲ／Ｗ及びＣＰＵサイクル信号ＣＰＵ
Ｃ並びにＰＰＣ２０２からの時分割謙出し／書込み信号
ＴＳＲ／Ｗ及び時分割許可信号ＴＳＧも受取る。

ＣＰＵ１８０からの信号は、現ＣＰＵサイクルにおい
て読出し又は書込みが要求されていることを表わす。Ｐ
ＰＣ２０２からの信号は、或るアダプタに対してメモリ
１８６のアクセスが許可され且つ読出し又は書込みが要
求されていることを表わす。メモリ制御論理１８７はこ
れらの信号を解読して、ＴＳゲート信号及びＲ／Ｗ信号
を発生する。ＴＳゲート信号は、駆動器２０７を付勢す
ることによってアダプタ２１１〜２１４へ情報を転送す
るときに発生される。Ｒ／Ｗ信号は、メモリ１８６に要
求されている動作が議出しか書込みかを示す。ＣＰＵ１
８０は、制御メモリ１８２に記憶されている制御プログ
ラムを実行し得る。

制御メモリー８２のアドレスはＣＰＵ１８０のアドレ
ス・ボートから線１８４へ出される。制御メモリ１８２
から読出された制御プログラムはＣＰＵ１８０の入力ボ
ートへ送られる。本実施例においては、メモリー８６は
郷の容量を有し、そのうち１／２ＫがＣＰＵ１８０に割
振られている。

ＣＰＵ１８０はメモリ１８６の割振られたスペースを線
１８４を介してアドレス指定する。ＣＰＵ１８０からメ
モリ１８６に書込まれる情報は母線１８９、母線切替え
回路１９４及び母線１８８を介して送られてくる。メモ
リ１８６からＣＰＵ１８０への読出しは母線１９０、ラ
ッチ形のレジスタ１９２、母線切替え回路１９４及び入
力母線１９６を介して行なわれる。メモリ１８６は交番
メモリ・サイクルにおいてＣＰＵ１８０及び周辺装置の
何れかによってアクセスされる。

マルチブレクサ１９８及び２００は或るメモリ・サイク
ルにおいては、ＣＰＵ１８０からのアドレス及びデータ
をメモリ１８６へ通すように切替えられ、次のメモリ・
サイクルにおいては、ＰＰＣ２０２にあるＭＡＲからの
アドレス及び周辺装置からのデータ母線２０４へ出力さ
れたデータをメモリ１８６へ通すように切替えられる。
このように、メモリ１８６のメモリ・サイクルは制御の
ために１つおきにＣＰＵ１８０に割当てられる（ＣＰＵ
サイクル）。残りのメモリ・サイクルはすべての周辺装
置によって時分割的に使用される。メモリ１８６の出力
母線１９０はラツチ形のレージスタ１９２及び２０６に
接続されている。

レジタ１９２はＰＨＢクロツク・パルス時にロードされ
、レジスタ２０６はＰＨＡクロツク・パルス時にロード
される。母線切替え回路１９４は、ＣＰＵ１８０又はし
ジスタ１９２からの制御情報を両方向性制御母線２０８
又はＣＰＵ１８０の入力母線１９６へ向ける。

例えばＣＰＵ１８０がメモリ１８６の割振られたスペー
スの内容を論出しているときには、母線切替え回路１９
４はしジスタ１９２からの情報をＣＰＵ１８０の入力母
線１９６の方へ向ける。またＣＰＵ１８０がメモリ１８
６のＣＰＵサイクルにおいて通信アダプタ２１５に直接
メモリ・アクセスを行なわせているときには、母線切替
え回路１９４はしジスタ１９２からのデータを両方向性
制御母線２０８の方へ向ける。その場合、制御母線２０
８を介して通信アダプタ２１５へ転送されるのは、制御
情報ではなくてビデオ情報である。同様に、通信アダプ
タ２１５がモデム２１５ａからのビデオ情報をメモリ１
８６に書込むときには、母線切替え回路１９４は制御母
線２０８を母線１８８に接続する。ＣＰＵ１８０がアダ
プタ２１１〜２１５から制御情報を読出しているときに
は、母線切替え回路１９４は両方向性制御母線２０８上
の制御情報をＣＰＵ１８０の入力母線１９６の方へ向け
る。

これと反対に、ＣＰＵ１８０がＰＰＣ２０２又はアダプ
タ２１１〜２１５に制御情報を書込んでいるときには、
母線切替え回路１９４はＣＰＵ１８０の出力母線１８９
上の制御情報を両方向性制御母線２０８の方へ向ける。
上述のような動作を行なう母線切替え回路１９４は、Ｃ
ＰＵ１８０から線１９５へ発生されるＲ／Ｗ信号及びＣ
ＰＵ／ＴＳサイクル割振り信号によって選択的に駆動さ
れる複数のゲート形駆動器で構成され得る。

アダプタ２１１〜２１４の動作は第２図のところで説明
したのと大体同じである。

次に、第１２図及び第１３図を参照しながら相違点につ
いて簡単に説明する。第１２図は１つのァダプタを示し
、第１３図はＰＰＣ２０２を示している。アダプタ２１
１〜２１４の各々は、両方向性のデータ母線２０４及び
制御母線２０８と、関連する周辺装置２４０との間のイ
ンターフェースとして働く。第１１図の例では、スキヤ
ナ・アダプ夕２１１はスキャナ２１１ａをこれらの母線
に接続し、プリンタ・アダプタ２１２はプリンタ２１２
ａを接続し、Ｃ／Ｄ（圧縮／伸張）アダプ夕２１３はＣ
／Ｄ論理２１３ａを接続し、付加メモリ・アダプタ２１
４は付加メモリ２１４ａを接続する。付加メモリ・アダ
プタ２１４及び付加メモリ２１４ａは本実施例で新たに
加えられたハードウェアで、ビデオ・データを記憶する
ための余分の記憶スペースを与える。付加メモリ２１４
ａとしては、例えばテープやディスクなどが使用され得
る。通信アダプタ２１５はモデム２１５ａを制御母線２
０８に接続する。

前述のように、通信ァダプタ２１５に関するビデオ・デ
ータはデータ母線２０４では〈て制御母線２０８を介し
て転送される。通信ァダプタは単一の母線に接続される
のが普通であるから、既製の通信アダプタを使用したい
場合には、第１図よりも第１１図の方が望ましい。通信
アダプタ２１５がメモリ１８６をアクセスするＤＭＡ（
直接メモリ・アクセス）サイクルはＣＰＵ１８０によっ
て許可される。

ＤＭＡサイクルは、ＣＰＵ１８０がメモリ１８６をアク
セスするサイクル則ちＣＰＵサイクルの間に生じる。Ｃ
ＰＵ１８０‘まＤＭＡ要求があると、ＣＰＵサイクルの
１つをＤＭＡサイクルとして通信アダプタ２１５に割振
る。第１２図に示したアダプタは第１１図のアダプタ２
１１〜２１４の何れにも使用され得る。

指令レジスタ２４３は制御母線２０８上の制御情報を受
取り、状況レジスタ２４５は周辺装置２４０からの制御
情報を駆動器２４７を介して制御母線２０８へ出力する
。周辺装置２４０は指令レジスタ２４３に受取られた制
御情報に塞いて所与のジョブ（走査、印刷、圧縮／伸張
又はビテオ・データの記憶）を実行する。駆動器２４７
又は指令レジスタ２４３を有効化する指令は解読器２４
１で解読される。解読器２４１は入出力有効化信号ＩＯ
ＮＢＬ、レジスタ２４３又は２４５のアドレス及び入出
力読出し／書込み信号１０Ｒ／ＷをＣＰＵ１８０から受
取る。解読器２４１、指令レジスタ２４３、状況レジス
タ２４５及び駆動器２４７は各々第２図に示した解読器
４１、指令レジスタ４３、状況レジスタ４５及び駆動器
４７と同じように動作する。ただし、周辺装置によるＴ
ＳＲ／Ｗ信号及びＭＡＲ選択信号の発生は第２図とは少
し異なっている。周辺装置２４０の入出力データはデー
タ・レジスタ２４４又は２４６を通る。

入力データは、ＰＨＡクロック・パルス時の時分割サイ
クル信号丁ＳＣ及び時分割読出し信号ＴＳＲＤが発生さ
れてアンド・ゲート２６３が条件付けられると、データ
母線２０４からデータ・レジスタ２４４へロードされる
。周辺装置２４０からの出力データは一旦データ・レジ
ス夕２４６に書込まれ、駆動器２４２が付勢されたとき
にデータ母線２０４へ出力される。駆動器２４２は、Ｔ
ＳＣ信号及び時分割書込み信号ＴＳＷＲＴが存在してい
るとアンド・ゲート２６５によって付勢される。ＴＳＣ
信号は要求−許可シーケンスに応答して発生される。

要求信号は、ラツチ２５０のデ−タ入力端子○信号を印
加する周辺装置２４０‘こよってトリガされる。ラツチ
２５０はＰＨＢクロツク・パルス時にセットされて要
求信号を発生する。要求信号はＰＰＣ２０２へ送られる
。この要求がＰＰＣ２０２によって受入れられると、Ｐ
ＰＣ２０２からラツチ２５２のデータ２５２のデータ入
力端子Ｄに許可信号が送られてくる。ラッチ２５２はＰ
ＨＢクロック・パルス時に許可信号が存在しているとセ
ットされてＴＳＣ信号を発生する。ラツチ２５２は次の
ＰＨＢクロツク・パルス時にＩＪセットされてＴＳＣ信
号を落とす。ＴＳＣ信号はアンド・ゲート２６３の他に
ラツチ２５０のリセット端子Ｒにも印加されてこれをリ
セットし、更に周辺装置２４０に時分割サイクルが許可
されたことを知らせる。周辺装置２４０はラツチ２５０
へ信号を印加すると同時に、ＴＳＲ／Ｗ信号及びＭＡ
Ｒポィンタ信号を発生している。

これらの信号は要求信号と同時にＰＰＣ２０２へ送られ
る。第２図の実施例においては、これらの信号は許可信
号に応答して送られていた。ＰＰＣ２０２はブロック終
了条件を検出するとＥＯＢ信号を発生してアダプタへ送
る。

ＥＯＢ信号はラッチ２６０のデータ入力端子Ｄに印加さ
れる。ラッチ２６０は、ＥＯＢ信号が存在し且つアンド
・ゲート２６１が条件付けられるとセットされる。アン
ド・ゲート２６１の条件付け入力はＰＨＡクロック・パ
ルス及びＴＳＣ信号である。ラツチ２６０がセットされ
たことにより、周辺装置２４川まＰＰＣ２０２でブロッ
ク終了条件が検出されたことを知り、線２４９を介して
ＣＰＵ１８０へ割込み信号を送る。第１３図はＰＰＣ２
０２の概略を示しており、そのうち複数のＭＡＲを含む
ＭＡＲ制御回路２７４の詳細は第１４図に示されている
。

各アダプタからの要求信号は優先順位論理２７０で処理
される。優先順位はプリンタ、Ｃ／Ｄ（圧縮／伸張）論
理、スキャナ、付加メモリの順に低くなっている。優先
順位論理２７０は４本の出力線のうち、最高の優先順位
を有する要求に対応する１本だけに信号を発生する。こ
の信号は、ラッチ群２７２に含まれる４つのラツチのう
ちの１つをＰＨＡクロツク・パルス時にセットする。ラ
ツチ群２７２の出力はどのアダプタがメモリ・アクセス
を許可されたかを示す。ラッチ群２７２の４本の出力線
（許可線）は各々のアダプタの他にＭＡＲ制御回路２７
４及びオア・ゲート２７６にも接続されている。オア・
ゲート２７６は、４本の許可線のうちの何れかに許可信
号が発生されると、時分割許可信号ＴＳＧを発生する。
優先順位論理２７０の出力はゲート２７８も付勢して、
対応する読出し信号ＲＤ又は書込み信号ＷＲＴをうッチ
２８０の方へ通過させる。

ラッチ２８０‘まＰＨＡク。ツク・パルス時にセットさ
れて、メモリ１８６（第１１図）の時分割説出し又は時
分割書込みを指定するＴＳＲ／Ｗ信号を発生してメモリ
制御論理１８７へ供給する。プリンタはメモリー８６の
読出ししか行なわないから、プリンタからゲート２７８
へ供給されるのは論出し信号ＲＤだけである。これと反
対に、スキャナは書込みしか行なわないから、スキヤナ
からゲート２７８へ供給されるのは書込み信号ＷＲＴだ
けである。Ｃ／Ｄ論理及び付加メモリは両方の信号（Ｒ
／Ｗで示す）を供給し得る。ＭＡＲ制御回路２７４は許
可信号の他に３つのボィンタ信号も受取る。そのうち、
２ビットのＣ／Ｄポインタ信号はＣ／Ｄアダプタ２１３
から供給され、プリンタ・ポィンタ信号はプリンタ・ア
ダプタ２１２から供給される。３番目のポィンタ信号と
してはプリンタＲＤ信号が使用される。

これらのポインタ信号はＭＡＲ制御回路２７４で選択さ
れるべきＭＡＲを指定する。ＭＡＲ制御回路２７４は制
御母線２０８を介して制御情報も受取る。ＭＡＲ制御回
路２７４から発生されるのはメモリ・アドレス信号及び
ＥＯＢ信号である。メモリ・アドレス信号は第１１図の
マルチブレクサ１９８を介してメモリ８６へ供給され、
メモリ１８６中の特定のバイトをアドレス指定する。Ｅ
ＯＢ信号はアダプタへ送られる。第１４図に示されて
いる各ＭＡＲ（ＭＡＲＩ〜ＭＡＲ７）は、所定量のデー
タ・フロックが関連する周辺装置によって処理されてし
まうまでメモリー８６をアドレス指定するのに用いられ
る。

そのため、選択されたＭＡＲの内容はメモリ・アクセス
・サイクル毎に更新される。選択されたＭＡＲからマル
チプレクサ２８２を介して謙出された内容は駆動器２８
３を介してマルチプレクサ１９８の方へ送られ、それと
同時に母線２８４を介して増分論理２８６へ送られる。
増分論理２８６は選択されたＭＡＲの内容即ちアドレス
を１つだけ増分してマスタ・レジスタ２８８に書込む。
マスタ・レジスタ２８８に書込まれた増分後のアドレス
はＰＨＢクロック・パルス時に元の選択されたＭＡＲに
書房される。増分論理２８６はアドレスの下位部分だけ
でなく、領域アドレス部分をも増分し得る。

下位部分の糟分は、特定のメモリ・ブロック内のすべて
の記憶位置をアドレス指定するためのものであるが、領
域アドレス部分を増分すると、メモリ１８６内の或るメ
モリ・フロツクから別のメモリ・フロックへのジャンプ
が可能になる。詳細については第１６図のところで説明
する。ＭＡＲからのアドレスはブロック終了検出器２９
川こも供給される。

この検出器２９０には所定のブロック・サイズが設定こ
れ得る。次いで動作モード‘こ応じて、ブロック終了検
出器２９川ま設定されたブロック・サイズとＭＡＲから
のアドレスを比較して、ブロックの終りに達したか否か
を調べる。もしブロックの終りに達するとＥＯＢ信号が
発生されてァダプタに送られる。あとで説明するように
、ＥＯＢ信号は増分論理２８６でも使用される。フロッ
ク終了検出器２９０で検出されるべきブロック・サイズ
は、ＣＰＵ１８０から制御母線２０８を介してブロック
・サイズ・レジスタ２９２にロードされる。

ＣＰＵ１８０‘ま制御母線２０８を介してモ−ド・レジ
スタ２９４の設定も行なう。モード・レジスタ２９４は
増分論理２８６に対して動作モードを表示する。これに
より、ＭＡＲは異なった所定のブロック・サイズ動作及
びブロック間でのデータ移動を行なうように制御され得
る。第１４図に示したＭＲ及びその周辺回路のすべての
初期設定はＣＰＵ１８０によってなされる。ＣＰＵ１８
０からの指令線（アドレス、書込み、有効化及びロード
）はすべて初期解読器２９６に接続されている。初期解
読器２９６はこれらの指令線上の信号に応答して３種類
の有効化信号、即ちモード情報をモード・レジスタ２９
４へロードするためのモード有効化信号、ブロック・サ
イズを表わすワードをＣＰＵ１８０からしジスタ２９２
へロードするためのブロック・サイズ有効化信号、及び
初期アドレスをＭＡＲＩ〜ＭＡＲ７へロードするための
ＭＡＲＩ〜７有効化信号を発生する。ＭＡＲＩ〜ＭＡＲ
７へロードされる初期アドレスの下位８ビットは常に０
である。ＣＰＵ１８０によって設定される初期アドレス
の上位５ビットはメモリ１８６の異なった領域乃至はラ
インを指定する。初期設定が終ると、アダプ外まラッチ
群２９８を介してＭＡＲを選択する。

ラツチ群２９８は、第１３図に示したラツチ群２７２か
らの４つの許可信号及び３つのポィンタ信号を受取り、
ＰＨＡクロック・パルス時にこれらの信号をラツチする
。解読器３００はこれらの信号を解読してＭＡＲ選択信
号を発生する。ＭＡＲ選択ラッチ群３０２はＰＨＢクロ
ツク・パルス時にセットされる。ＭＡＲ選択ラツチ群３
０２の出力はマルチプレクサ２８２へ供給されて、対応
する１つのＭＡＲの内容を駆動器２８３の方へ出力させ
る。ＭＡＲ選択信号はＭＡＲ更新ラッチ群３０３にも供
給され、ＰＨＡクロツク・パルス時にそこへロードされ
る。ＭＡＲ更新ラッチ群３０３の出力は選択されたＭＡ
Ｒを有効化して、ＰＨＢクロック・パルス時マスタ・レ
ジスタ２８８からの更新されたアドレスを受取らせる。
動作シーケンスを要約すると、まず選択されたＭＡＲ（
例えばＭＡＲ５）にあるアドレスが駆動器２８３を介し
てメモリ１８６の方へ送られる。

このアドレスは増分論理２８６にも供給される。増分論
理２８６は受取ったアドレスを増分してマスタ・レジス
タ２８８の方へ出力する。マスタ・レジスタ２８８はＰ
ＨＡクロック・パルス時に、更新されたアドレスを受取
る。またＰＨＡクロツク・パルス時にはＭＡＲ更新ラツ
チ群３０３がセットされて、選択されたＭＡＲ（ＭＡＲ
５）を有効化する。ＭＡＲ５には、次のＰＨＢクロツク
・パルス時にマスタ・レジスタ２８８からの更新された
アドレスがロードされる。ＰＨＢクロツク・パルスはす
べてのＭＡＲに印加されるが、内容が更新されるのは、
ＭＡＲ更新ラッチ群３０３の出力によって有効化された
ＭＡＲ５だけである。かくして、或るＰＨＢクロツク・
パルスから次のＰＨＢクロツク・パルスまでの１サイク
ルの間に、ＭＡＲ５に保持されていたアドレスがメモリ
１８６へ送られ且つ更新されたアドレスがＭＡＲ５に戻
される。ブロック終了検出器２９０及び増分論理２８６
の詳細は各々第１５図及び第１６図に示されている。

第１５図におけるブロック終了の検出は、選択されたＭ
ＡＲからのアドレスと比較器３０８，３１０及び３１２
に設定されている所定の値とを比較することによってな
される。比較器３０８及び３１０１ま２種類にライン長
ＬＬＩ及びＬＬ２に対応するブロック・サイズを探索す
る。これらのライン長は、画像の１ラインに含まれるす
べての画像（例えば白及び黒のドット）を記憶するのに
必要なバイト数に対応している。ＬＬＩ及びＬＬ２は解
像度又は画像の幅に応じて各々異なつた値をとる。比較
器３１２はライン長とは無関係にＩＫ（１０２心ゞィト
）のブロック・サイズとの比較を行なう。比較器３０８
，３１０又は３１２はモード解読器３１４によって選択
される。

モード解読器３１４には、ＭＡＲ３若し〈はＭＡＲ４を
選択する信号又は第１４図のレジスタ２９２からのブロ
ック・サイズが入力される。あとで説明するように、Ｍ
ＡＲ３及びＭＡＲ４はＩＫのブロック・サイズを使用す
る。モード解読器３１４へ入力されるブロック・サイズ
はライン長を指定するもので、モード解読器３１４はそ
れに応じて比較器３０８及び３１０の一方を有効化する
。ＥＯＢ信号は、比較器３０８，３１０及び３１２の出
力を受取るオア・ゲート３１６から発生される。増分論
理２８６の動作は、メモリ１８６の複数のアドレス指定
モード及びメモリ・スペースに対するこれらのモードの
効果を理解しておいた方がわかり易いので、まず第１７
Ａ図及び第１７Ｂ図を参照しながら、メモリ１８６のア
ドレス指定モード‘こついて説明する。

第１７Ａ図及び第１７Ｂ図は種々のモード‘こおけるメ
モリ・スペースのマップを示したものである。

図示の例では５つのモード２Ｌ，４Ｌ，１８Ｌ，２Ｋ及
び４Ｓが使用されている。これらのモードのうちの幾つ
かは第１４図のモード・レジスタ２９４にモード・ビッ
トをロードすることによって選択される。他のモードは
予め選定のＭＡＲに割当てられており、ＭＡＲ選択ラッ
チ群３０２からのＭＡＲ選択信号によってトリガされる
。モード２Ｌは２本のラインに含まれる画像データが処
理されていることを示す。アクセスされるべき記憶位置
は、選択されたＭＡＲから読出された１３ビットのアド
レスによって指定される。このアドレスの下位８ビット
はブロックの開始点においてすべて０に設定される。モ
ード２Ｌにおいては、アドレスの下位８ビットは１ずつ
増分され、１ライン分の画像データが処理されてしまう
とブロック終了条件が検出される。それに伴ってアドレ
スの下位８ビット即ちビット０〜７はすべて０にリセッ
トされ、ビット８は反転される。このアドレス指定シー
ケンスはブロック終了条件の検出の度に繰返され、従っ
て第１７Ａ図のモード２Ｌのところに示されているよう
に、メモリ・アクセスは２本のラインの間を行ったり来
たりすることになる。

メモリ１８６の各ラインは２５６バイトの容量をもつて
いるが、選択されたライン長ＬＬＩ又はＬＬ２はこれよ
りも小さく、従ってブロック終了条件は２５６バイトの
ライン境界よりも前のところで検出される。モード２Ｋ
は、ブロック・サイズが大きいことを除くと、実質的に
モード２Ｌと同じである。

モード２Ｌにおいては、ブロック・サイズは画像データ
１ライン分であったが、モード２Ｋのブロック・サイズ
はＩＫ（１０２心ゞィト）である。第１７Ａ図の例では
、モード２Ｋで使用されるメモリ１８６のスペースはア
ドレス２Ｋからアドレス４Ｋまでの間にある。データは
、容量がＩＫのブロックの終りに達するまで処理される
。ブロック終了条件が検出されると、メモリ・アドレス
は次のＩＫブロックの開始アドレスへ変化される。モー
ド２Ｌのときと同じく、２つのＩＫブロックは交互に使
用される。モード２Ｋにおいては、アドレス・ビット０
〜９が１つずつ増分され、ブロック終了条件の検出の度
にビット１０が反転される。第１７Ｂ図に示されている
モード４Ｌにおいては、４本のラインが順次に処理され
、それが終ると４番目のラインの最終アドレスから最初
のラインの開始アドレスへのジャンプが行なわれる。ラ
インの数が１８であることを除くと、モード１８Ｌも同
機である。モード４Ｌにおいては、各ラインはビット８
及び９を用いることによってアドレス指定されるが、モ
ード１８Ｌにおいては、上位の５ビット（ビット８〜１
２）を全部用いることによって各ラインが順次にアドレ
ス指定される。第１７Ａ図に示されているモード４Ｓは
、４本のラインをスクロールするのに使用される。即ち
、４本のラインがすべて処理されてしまうと、最も古い
ラインのところに新しい画像データが１ライン分書込ま
れる。画像処理の間にこれら４本のラインはすべて調べ
られる。これは第１７Ａ図のモード４Ｓのところの縦方
向の矢印によって示されている。モード４Ｓにおいては
、４番目のラインの終りに達すると、メモリ・アドレス
は最初のラインではなくて２番目のラインの開始アドレ
スへ復帰され、最初のライン即ち最も古いラインのとこ
ろに新しい画像データが書込まれる。次いで、４本のラ
インを介する縦方向のデータ処理が再び開始される。そ
の場合、元の２番目のラインが最初のラインになり、元
の最初のラインが４番目のラインになる。モード４Ｓは
画像の質を上げるのに有用である。上述の５種類のモー
ドーこよるアドレス指定は、マスタ・レジスタ２８８と
共に第１６図に詳細が示されている増分論理２８６によ
って制御される。

選択されたＭＡＲからのアドレス・ビットは、各々のト
グル解読器で増分された後、マスタ・レジスタ２８８へ
ロードされる。各トグル解読器は、自身に割当てられた
ビットをそれよりも下位のすべてのビットが１の場合に
トグルし、さもなければそのまま通過させる。

従って、これらのトグル解読器は波及的桁上げ（リツプ
ル・キャリ）のないカウンタを構成している。ビットの
変更は同時に行なわれるので、波及的桁上げがある場合
に比べて動作が速くなる。第１６図に示した増分論理は
２つのカウン外こ分けることができる。一方に選択され
たＭＡＲからのビット０〜７のための８ビット・カウン
夕であり、他方はＭＡＲビット８〜１２のための５ビッ
ト・カウンタである。後者の５ビット・カウンタはモ−
ド‘こ応じて選択的に有効化される。増分論理の動作態
様は、第１４図のＭＡＲ選択ラッチ群３０２からのＭＡ
Ｒ選択信号及びモード・レジスタ２９４からのモード信
号によって決まる。既に述べたように、幾つかのＭＡＲ
は予め決められたモードを有し、他のＭＡＲのモードは
選択可能である。本実施例においては、各ＭＡＲのモー
ド及びアダプタへの割当ては次のようになつている。第
１６図に示されている複数のトグル解読器のうち、まず
トグル解読器３２川ま、オア・ゲート３２２の出力によ
って有効化されると、選択されたＭＡＲからのビット０
〜７を増分する。

オア・ゲート３２２はＭＡＲ５が選択されない限り常に
有効化信号を発生している。ＭＡＲ５が選択された場合
には、４番目のラインが処理されたことをアンド・ゲー
ト３２４が表示すると、オア・ゲート３２２は有効化信
号を発生する。これは、ＭＡＲ５がモード４Ｓでのみ動
作することによる。モード４Ｓにおいては、４本のライ
ンに含まれる画像データが縦方向に走査されるので（第
１７Ａ図参照）、ビット０〜７は４番目のバイト・アク
セス毎に増分される。ＭＡＲビット０〜７に対応するマ
スタ・レジスタ２８８のビット０〜７はオア・ゲート３
２６の出力によってリセツトされる。

オア・ゲート３２６はアンド・ゲート３２８又は３３０
が条件付けられるとりセット出力を発生する。アンド・
ゲート３２８はＭＡＲ５の非選択（ＭＡＲ５）及びＥＯ
Ｂ信号の発生によって条件付けられる。これは、ライン
又はブロックの終りに達する度に下位の８ビットをすべ
て０にリセットすることを意味する。これに対してモー
ド４Ｓにおいては、縦方向の４バイト走査が終るまでは
下位の８ビットはリセットされない。この状態は、ＭＡ
Ｒ５が選択され且つＥＯＢ信号及び＃４信号が発生され
たときにアンド・ゲート３３０‘こよって検出される。
アンド・ゲート３３０へ印加される＃４信号は、ＭＡＲ
５によるメモリ１８６のアクセス回数を計数する第１
８図の使用カウンタによって発生される。この使用カウ
ンタは２ビットのマスタ・レジスタ４００，２ビットの
スレーブ・レジスタ４０２及びスレープ・レジスタ４０
２からマスタ・レジスタ４００へ供給される計数値増分
するトグル解読器４０４から成る。使用カウンタＭＡＲ
５が初期設定される０にリセツトされ、その後ＭＡＲ５
が選択される度に１ずつ増分される。解読器４０６は２
ビットのスレープ・レジスタ４０２の内容が“１１”に
なる度に、即ちＭＡＲ５が４回選択される度に＃４信号
を発生する。ＭＡＲ５の初期設定はロードＭＡＲ５指令
４０８によって示される。第１６図に戻って、選択さ
れたＭＡＲからの上位５ビットはトグル解読器３３２，
３３４，３３６，３３８及び３４０から成る５ビット・
カウンタで処理される。

ただし、５ビット・カウンタの全ビットが常に使用され
るわけではなく、どのビットが使用されるかはモ−ド‘
こよって異なる。モード２Ｌにおいては、トグル解読器
３３２及びビット８だけが使用される。モード２Ｋにお
いては、２つのＩＫブロックを交互に指定するのにトグ
ル解読器３３６及びビット１０だけが使用され、ビット
８及び９はＩＫブロック内の各記憶位置を順次にアドレ
ス指定していくためにビット０〜７に準じて扱われる。
モード４Ｌ又は４Ｓにおいては、トグル解読器３３２及
び３３４がビット８及び９と共に使用される。モード１
８Ｌにおいては、トグル解読器３３２〜３４０及びビッ
ト８〜２がすべて使用される。マルチプレクサ３４２及
び３４４は、ＭＡＲ５が選択されたか（モード４Ｓ）杏
か（他のモード）に応じて、マスタ・レジスタ２８８の
ビット８及び９の更新態様を変える。

マルチプレクサ３４２及び３４４の切替えはアンド・ゲ
ート３４６によって制御される。アンド・ゲート３４６
は、ＭＡＲ５が選択され且つＥＯＢ信号及び＃４信号が
発生されると条件付けられ、マルチプレクサ３４２及び
３４４の出力を２加算器３４７の方へ切替える。この結
果、マスタ・レジスタ２８８のビット８及び９として２
だけ増分された値がロードされる。これはモード４Ｓに
おけるスクロール動作のためのもので、４番目のライン
の走査が終ると、アドレスは最初のラインではなくて２
番目のラインの開始アドレスへ復帰される。トグル解読
器３３２は、オア・ゲート３４８の出力によって有効化
されると、選択されたＭＡＲからのビット８をトグルす
る。

オア・ゲート３４８は、ＥＯＢ信号が発生されたとき、
アンド・ゲート３５２が条件付けられたとき、又はＭＡ
Ｒ５が選択されたときにトグル解読器３３２を有効化す
る。アンド・ゲート３５２は、ＭＡＲ３又はＭＡＲ４
が選択されたことを示すオア・ゲート３５０の出力及び
トグル解読器３２０からの桁上げ信号によって条件付け
られる。ＭＡＲ５が選択された場合には、トグル解読器
３３４もオア・ゲート３５４の出力によって有効化され
る。

トグル解読器３３４は、モード４ＬにおいてＥＯＢ信号
が発生された場合にも有効化される。モード４Ｌは、Ｍ
ＡＲ６が選択されたとき、又はＭＡＲＩ若しくはＭＡＲ
２が選択され、（オア・ゲート３６０）且つ第１４図の
モード・レジスタ２９４の内容がモード４Ｌを指定して
いたとき（アンド・ゲート３５８）にオア・ゲート３５
６によって検出される。オア・ゲート３５６の出力はオ
ア・ゲート３５７を介してアンド・ゲート３５５へ印加
される。アンド・ゲート３５５はこの状態でＥＯＢ信号
が発生されると条件付けられ、オア・ゲート３５４を介
してトグル解読器３３４を有効化する。オア・ゲート３
５７は、ＭＡＲ７が選択され且つモード・レジスタ２９
４にモード１８Ｌが設定された場合にもアンド・ゲート
３５５へ条件付け入力を与える。

ＭＡＲ７の選択及びモード１８Ｌの設定はァンド・ゲ
ート３６２で検出される。第１６図においては、この状
態は「Ｍ７１８Ｌ」で表わされている。アンド・ゲート
３６２からＭ７１８Ｌ信号はトグル解読器３３６，３３
８及び３４０を有効化するのにも使用される。

トグル解読器３３８及び３４０‘ま、Ｍ７１８Ｌ信号及
びＥＯＢ信号によってアンド・ゲート３６４が条件付け
られると有効化される。トグル解読器３３６は、同様な
アンド・ゲート３６６からオア・ゲート３６８を介して
有効化される。トグル解読器３３６はモード２Ｋの場合
にも有効化される。

これは前述のオア・ゲート３５０及びアンド・ゲート３
５２による。ＭＡＲ３又はＭＡＲ４の選択はモード
２Ｋを意味している。最後に、ＭＡＲ７及びモード１
８Ｌが選択された場合には、マスク・レジスタ２８８の
ビット８〜１２は１８番目のラインの処理が終ると“０
００１０’’（２）へりセットされる。この値はモード
１８Ｌの開始点を表わす（第１７Ｂ図参照）。ビット８
〜１２のリセット条件はアンド・ゲート３７０及び３７
２によって検出される。アンド・ゲート３７０は、Ｍ７
１８Ｌ信号、ＥＯＢ信号及びアンド・ゲート３７２の出
力によって条件付けられる。アンド・ゲート３７２の出
力はビット８〜１２の値が１９になったときに発生され
る。第１６図の実施例においては、種々のモードにおけ
るアドレスの増分を遠くするため、波及的桁上げのない
カウンタが使用されているが、本発明はこのような特定
のカウンタの使用に限定されるものではなく、他の任意
のカウンタを使用し得る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
周辺アダプタを示すブロック図、第３Ａ図は書込み動作
時における種々の信号のタイミング関係を示す波形図、
第３Ｂ図は読出し動作時における種々の信号のタイミン
グ関係を示す波形図、第４図はＰＰＣＩＯのＭＡＲ及び
その関連回路を示すブロック図、第５図はＰＰＣＩＯの
解読器９０を示すブロック図、第６図はＰＰＣＩＯの優
先順位回路を示すブロック図、第７図はＰＰＣＩＯのブ
ロック終了検出回路を示すブロック図、第８図は１／０
アダプタ１２を示すブロック図、第９図は１／０アダプ
タ１２の解読器１４８を示すブロック図、第１０図は１
／０アダプタ１２のＤＴＣＬ１５２の論理状態及び状態
遷移の様子を示す流れ図、第１１図は本発明の他の実施
例を示すブロック図、第１２図は第１１図のシステムで
使用されるアダプタを示すブロック図、第１３図はＰＰ
Ｃ２０２を示すブロック図、第１４図はＰＰＣ２０２の
ＭＡＲ制御回路２７４を示すブロック図、第１５図は
ブロック終了検出器２９０を示すブロック図、第１６図
は増分論理２８６及びマスタ・レジスタ２８８を示すブ
ロック図、第１７Ａ図及び第１７Ｂ図はメモリ・スペー
スのマップの様子を示すブロック図、第１８図は＃４信
号を発生する使用カウンタを示すブロック図である。ＦＩＧ．ｌＦＩＧ．３ＡＦＩＧ．３８ＦＩＧ．４ＦＩＧ．５ＦＩＧ．６ＦＩＧ．７ＦＩＧ．ｌ○ ＦＩＧ．８ＦＩＧ．９ ○ ＵＦＩＧ．ｌ２ＦＩＧ．ｌ３口Ｇ．ｌ４ＦＩＧ．ワＡＦＩＧ．ｌ７８ＦＩＧ．ｌ８ＦＩＧ．ｌ５ＦＩＧ．ｌ６

Claims

【特許請求の範囲】

１中央処理装置の監視のもとに該中央処理装置から独
立してデータを処理するための周辺処理サブシステムに
して、前記中央処理装置によつて初期設定された後は
前記中央処理装置から独立して下記の周辺処理メモリを
アクセスしつつ所与のジヨブを実行するように専用化さ
れている複数の周辺装置と、前記周辺装置によつて共有
され前記データを記憶する周辺処理メモリと、初期設
定時に前記中央処理装置から開始アドレスをロードされ
る複数のメモリ・アドレス・レジスタ、及び選択された
メモリ・アドレス・レジスタの内容を前記メモリへ送る
ための手段を含み、前記初期設定の後は前記中央処理装
置から独立して各周辺装置による前記メモリのアクセス
を制御する周辺処理制御手段と、前記メモリ・アドレ
ス・レジスタをそれぞれ特定の周辺装置に割当てるため
の手段と、を具備する周辺処理サブシステム。