JPS6035852A - 多重伝送装置用子局 - Google Patents
多重伝送装置用子局Info
- Publication number
- JPS6035852A JPS6035852A JP14427283A JP14427283A JPS6035852A JP S6035852 A JPS6035852 A JP S6035852A JP 14427283 A JP14427283 A JP 14427283A JP 14427283 A JP14427283 A JP 14427283A JP S6035852 A JPS6035852 A JP S6035852A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- master station
- station
- slave station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１ つり
本発明は、親局からの信号線に複数個の子局を分岐接続
して成る多重伝送装置に関し、特に親局へ情報を入力す
るための入力用子局に関するものである。
して成る多重伝送装置に関し、特に親局へ情報を入力す
るための入力用子局に関するものである。
入力用子局に接続されている信号入力装置には、極短時
間しか信号を発生しないものがある。一方、親局には、
沢山の子局が接続されているため、一つの子局と親局と
の間で情報交換の行われる時間は、僅かの時間に限られ
ている。そのため、親局と子局との間で情報交換の行わ
れる時間に、丁度、信号入力装置から信号が発生されな
いと、信号入力装置からの信号を親局で読み取ることが
できず、所謂サンプルミスを発生する。例えば、信号入
力装置は、目標物の所定の動きを検出するリミットスイ
ッチであり、親局は、このリミットスイッチからの信号
を検出して、一つの子局に接続されているランプを点灯
するようにされている場合、サンプルミスが発生すると
、本来点灯されるべきランプが点灯されないことになっ
てしまう。
間しか信号を発生しないものがある。一方、親局には、
沢山の子局が接続されているため、一つの子局と親局と
の間で情報交換の行われる時間は、僅かの時間に限られ
ている。そのため、親局と子局との間で情報交換の行わ
れる時間に、丁度、信号入力装置から信号が発生されな
いと、信号入力装置からの信号を親局で読み取ることが
できず、所謂サンプルミスを発生する。例えば、信号入
力装置は、目標物の所定の動きを検出するリミットスイ
ッチであり、親局は、このリミットスイッチからの信号
を検出して、一つの子局に接続されているランプを点灯
するようにされている場合、サンプルミスが発生すると
、本来点灯されるべきランプが点灯されないことになっ
てしまう。
そこで、このサンプルミスを防止するため、第〕 ２
１図の如く、子局Ａと信号入力装置（図示せず）との間
にラッチ回路Ｂを設け、信号入力装置から入力される信
号を、ラッチ回路Ｂでラッチし、信号の発生時間の長短
にかかわらず、信号入力装置から入力された信号を、信
号線Ｃを介して確実に親局（図示せず）に送信できるよ
うにしている。
にラッチ回路Ｂを設け、信号入力装置から入力される信
号を、ラッチ回路Ｂでラッチし、信号の発生時間の長短
にかかわらず、信号入力装置から入力された信号を、信
号線Ｃを介して確実に親局（図示せず）に送信できるよ
うにしている。
しかし、このような構成をとると、ラッチ回路Ｂが余分
に必要となる上、ラッチ回路Ｂのランチ状態をリセット
するために、リセット用の子局りが必要となる問題があ
る。
に必要となる上、ラッチ回路Ｂのランチ状態をリセット
するために、リセット用の子局りが必要となる問題があ
る。
このような従来の問題に鑑み、本発明の目的とするとこ
ろは、入力用子局内にランチ機能を持たせることによっ
て、ラッチ回路やリセット用の子局を必要とせずにサン
プルミスをなくすことにある。
ろは、入力用子局内にランチ機能を持たせることによっ
て、ラッチ回路やリセット用の子局を必要とせずにサン
プルミスをなくすことにある。
この目的を達成するため、本発明は、入力用子局を、次
の各回路によって構成したことを特徴とする。
の各回路によって構成したことを特徴とする。
（イ）信号線を介して親局から順次発せられるアドレス
信号が、当該子局に予め定められているアドレスと一致
するか否か判定し、一致したとき一致信号を出力する判
定回路 （ロ）外部の信号入力装置からの信号を入力してラッチ
するラッチ機能付きバッファ回路（ハ）ラッチ機能付き
バッファ回路でラッチされた信号を信号線を介して親局
に送信する送信回路 （ニ）判定回路から一致信号を受けて、送信回路を作動
し、その後、ラッチ機能付きバッファ回路のラッチ状態
をリセットするコントローラかかる本発明によれば、信
号入力装置からの信号は、ラッチ機能付きバッファ回路
でラッチされ、当該子局と親局との間で情報交換可能な
ときに、ラッチされた信号を親局に送信し、送信後は、
コントローラによってラッチ機能付きバッファ回路のラ
ンチ状態をリセットするので、子局内の構成を若干変更
するのみで、子局内にラッチ機能を付加することができ
、子局の他にランチ回路やランチ回路リセット用の子局
を余分に設けることなく、サンプルミスをなくすことが
できる。
信号が、当該子局に予め定められているアドレスと一致
するか否か判定し、一致したとき一致信号を出力する判
定回路 （ロ）外部の信号入力装置からの信号を入力してラッチ
するラッチ機能付きバッファ回路（ハ）ラッチ機能付き
バッファ回路でラッチされた信号を信号線を介して親局
に送信する送信回路 （ニ）判定回路から一致信号を受けて、送信回路を作動
し、その後、ラッチ機能付きバッファ回路のラッチ状態
をリセットするコントローラかかる本発明によれば、信
号入力装置からの信号は、ラッチ機能付きバッファ回路
でラッチされ、当該子局と親局との間で情報交換可能な
ときに、ラッチされた信号を親局に送信し、送信後は、
コントローラによってラッチ機能付きバッファ回路のラ
ンチ状態をリセットするので、子局内の構成を若干変更
するのみで、子局内にラッチ機能を付加することができ
、子局の他にランチ回路やランチ回路リセット用の子局
を余分に設けることなく、サンプルミスをなくすことが
できる。
以下、本発明の実施例を図面によって説明する。
第２図は、一実施例のブロック図であり、親局（図示せ
ず）からの信号線１には、複数個の子局（図示せず）が
分岐接続されており、その子局のうち、入力用子局２は
、判定回路２１、ランチ機能付きバッファ回路２２、送
信回路２３およびコントローラ２４から構成されている
。
ず）からの信号線１には、複数個の子局（図示せず）が
分岐接続されており、その子局のうち、入力用子局２は
、判定回路２１、ランチ機能付きバッファ回路２２、送
信回路２３およびコントローラ２４から構成されている
。
判定回路２１は、アドレスカウンタ２１１、コンパレー
タ２１２およびアドレス設定器２１３から成り、アドレ
スカウンタ２１１は、信号線１を介して親局から順次発
せられるアドレス信号を、その都度読み取るカウンタで
あり、また、アドレス設定器２１３は、当該子局に予め
定められたアドレスを設定するもので、例えば、ディジ
タルスイッチである。さらに、コンパレータ２１２は、
アドレスカウンタ２１１で読み取られたアドレス信号と
、アドレス設定器２１３で設定されているアドレスを比
較し、両者が一致したとき、一致信号を発生する。
タ２１２およびアドレス設定器２１３から成り、アドレ
スカウンタ２１１は、信号線１を介して親局から順次発
せられるアドレス信号を、その都度読み取るカウンタで
あり、また、アドレス設定器２１３は、当該子局に予め
定められたアドレスを設定するもので、例えば、ディジ
タルスイッチである。さらに、コンパレータ２１２は、
アドレスカウンタ２１１で読み取られたアドレス信号と
、アドレス設定器２１３で設定されているアドレスを比
較し、両者が一致したとき、一致信号を発生する。
ラッチ機能付きバッファ回路２２は、バッファ回路にラ
ンチ機能を付加したもので、外部の信号入力装置（図示
せず）から信号を入力してラッチする。この場合、ラッ
チ機能付きバッファ回路２２の入力ピント数は、８ビツ
トである。
ンチ機能を付加したもので、外部の信号入力装置（図示
せず）から信号を入力してラッチする。この場合、ラッ
チ機能付きバッファ回路２２の入力ピント数は、８ビツ
トである。
送信回路２３は、パラレル−シリアル変換回路２３１、
絶縁回路２３２および増幅回路２３３から成り、パラレ
ル−シリアル変換回路２３１では、ランチ機能付きバッ
ファ回路２２でラッチしている信号を入力し、８ビツト
のパラレル信号をシリアル信号に変換する。また、絶縁
回路２３２は、パラレル−シリアル変換回路２３１から
の信号をインピーダンス変換して増幅回路２３３に供給
する。増幅回路２３３では、この信号を増幅し、信号線
１を介して親局に送信する。
絶縁回路２３２および増幅回路２３３から成り、パラレ
ル−シリアル変換回路２３１では、ランチ機能付きバッ
ファ回路２２でラッチしている信号を入力し、８ビツト
のパラレル信号をシリアル信号に変換する。また、絶縁
回路２３２は、パラレル−シリアル変換回路２３１から
の信号をインピーダンス変換して増幅回路２３３に供給
する。増幅回路２３３では、この信号を増幅し、信号線
１を介して親局に送信する。
コントローラ２４は、判定回路２１からの一致信号を受
けてパラレル−シリアル変換回路２３１を作動するパラ
レル−シリアル変換開始信号２４ａを発生し、作動完了
後、パラレル−シリアル変換回路２３１から送られるパ
ラレル−シリアル変換完了信号２３ａを受けて、ラッチ
機能付きバッファ回路２２にランチ解除信号２４ｂを発
生し、ランチ機能付きバッファ回路２２のランチ状態を
リセットするものである。
けてパラレル−シリアル変換回路２３１を作動するパラ
レル−シリアル変換開始信号２４ａを発生し、作動完了
後、パラレル−シリアル変換回路２３１から送られるパ
ラレル−シリアル変換完了信号２３ａを受けて、ラッチ
機能付きバッファ回路２２にランチ解除信号２４ｂを発
生し、ランチ機能付きバッファ回路２２のランチ状態を
リセットするものである。
次に作用を説明する。
外部の信号入力装置から信号が発生されると、その信号
はランチ機能付きバッファ回路２２でラッチされ、一方
、親局からのアドレス信号が当該子局のアドレスと一致
したとき、判定回路２１のコンパレータ２１２から一致
信号がコントローラ２４に供給されて、送信回路２３か
ら親局に、ラッチ機能付きバッファ回路２２でラッチさ
れた信号が送信される。従って、信号入力装置が目標物
の所定の動きを検出するりミツトスイッチであり、親局
は、このリミットスイッチからの信号を検出して、一つ
の子局に接続されているランプを点灯するようにされて
いる場合、目標物の所定の動きに対応して確実にランプ
を点灯することができる。
はランチ機能付きバッファ回路２２でラッチされ、一方
、親局からのアドレス信号が当該子局のアドレスと一致
したとき、判定回路２１のコンパレータ２１２から一致
信号がコントローラ２４に供給されて、送信回路２３か
ら親局に、ラッチ機能付きバッファ回路２２でラッチさ
れた信号が送信される。従って、信号入力装置が目標物
の所定の動きを検出するりミツトスイッチであり、親局
は、このリミットスイッチからの信号を検出して、一つ
の子局に接続されているランプを点灯するようにされて
いる場合、目標物の所定の動きに対応して確実にランプ
を点灯することができる。
送信回路２３による信号送信後、パラレル−シリアル変
換回路２３１から供給されるパラレル−シリアル変換完
了信号２３ａによってコントローラ２４は、ラッチ機能
付きバッファ回路２２をリセットし、所期状態に戻され
る。
換回路２３１から供給されるパラレル−シリアル変換完
了信号２３ａによってコントローラ２４は、ラッチ機能
付きバッファ回路２２をリセットし、所期状態に戻され
る。
以」二、本発明の特定の実施例について説明したが、本
発明は、この実施例に限定されるものでなく、特許請求
の範囲に記載の範囲内で種々の実施様態が包含されるも
のであり、例えば、ランチ機能付きバッファ回路のリセ
ットは、判定回路から一致信号を受けて一定時間後に行
うようにしても良い。
発明は、この実施例に限定されるものでなく、特許請求
の範囲に記載の範囲内で種々の実施様態が包含されるも
のであり、例えば、ランチ機能付きバッファ回路のリセ
ットは、判定回路から一致信号を受けて一定時間後に行
うようにしても良い。
第１図は、従来の多重伝送装置の入力用子局およびその
周辺回路のブロック図、第２図は、本発明の一実施例の
ブロック図である。 １−−−−−一信号線 ２−−−−−−人力用子局 ２１−−−−一判定回路 ２２−−−−−−ランチ機能付きバッファ回路２３−−
−−−送信回路 ２．１−−−−−コントローラ 出願人 トヨタ自動車株式会社 第１図 第２図 丁続補正害 （方式） 昭和群８年７２刀／２１］ 特許庁長官殿 ２、発明の名所 多重伝送装置用子局 ３、補正をする者 事件との関係 特許出願人 住所 愛知県豊田中トヨタ町１番地 〒４７１昭和ｓｏ
＋ｚｔ月２９日 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容
周辺回路のブロック図、第２図は、本発明の一実施例の
ブロック図である。 １−−−−−一信号線 ２−−−−−−人力用子局 ２１−−−−一判定回路 ２２−−−−−−ランチ機能付きバッファ回路２３−−
−−−送信回路 ２．１−−−−−コントローラ 出願人 トヨタ自動車株式会社 第１図 第２図 丁続補正害 （方式） 昭和群８年７２刀／２１］ 特許庁長官殿 ２、発明の名所 多重伝送装置用子局 ３、補正をする者 事件との関係 特許出願人 住所 愛知県豊田中トヨタ町１番地 〒４７１昭和ｓｏ
＋ｚｔ月２９日 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容
Claims (1)
- 【特許請求の範囲】 １、親局からの信号線に分岐接続されている複数個の子
局のうち、親局へ情報を入力するための入力用子局であ
って、 信号線を介して親局から順次発せられるアドレス信号が
、当該子局に予め定められているアドレスと一致するか
否か判定し、一致したとき一致信号を出力する判定回路
と、 外部の信号入力装置からの信号を入力してラッチするラ
ンチ機能付きバッファ回路と、ランチ機能付きバッファ
回路でラッチされた信号を信号線を介して親局に送信す
る送信回路と、判定回路から一致信号を受けて、送信回
路を作動し、その後、ラッチ機能付きバッファ回路のラ
ッチ状態をリセットするコントローラと、を備えること
を特徴とする多重伝送装置用子局。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14427283A JPS6035852A (ja) | 1983-08-07 | 1983-08-07 | 多重伝送装置用子局 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14427283A JPS6035852A (ja) | 1983-08-07 | 1983-08-07 | 多重伝送装置用子局 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035852A true JPS6035852A (ja) | 1985-02-23 |
Family
ID=15358228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14427283A Pending JPS6035852A (ja) | 1983-08-07 | 1983-08-07 | 多重伝送装置用子局 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035852A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086942A (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS51366A (ja) * | 1974-06-19 | 1976-01-06 | Hitachi Ltd | Johenhojishonkenshutsusochi |
-
1983
- 1983-08-07 JP JP14427283A patent/JPS6035852A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086942A (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS51366A (ja) * | 1974-06-19 | 1976-01-06 | Hitachi Ltd | Johenhojishonkenshutsusochi |
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