JPS6035627B2 - 電圧検出回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電圧検出回路に関するものである。

更に説述すれば、電子機器における各種の電圧の検出が
簡単で随意の調整により行なわれる新規な構成の電圧検
出回路に関するものである。従来、電圧検出回路はその
被検出電圧の検出されるべき一定の設定電圧の調整を可
変抵抗若しくは適当な選別抵抗により行っており、その
調整工程の煩雑さはもとよりその調整コストは設定電圧
の調整が厳密になる程、はなはだしく増大し、コスト・
パフオーマンスのしにくい工程であった。特にそれは電
圧検出回路に用いられる受動能動素子のばらつきに起因
するため、その素子の歩留りと裏腹の関係にあった。又
、一般に電子機器においては、電圧検出回路を含めてそ
の電子機器を作動させ、機能させる受動能動素子が集積
回路（ＩＣ）として一乃至数チップにまとめられている
ことから電圧検出回路自体の歩留りは、即ＩＣの歩留り
としてはねかえるため、それらの素子の各特性がばらつ
いても、設定電圧の調整は簡単か若し〈は皆無であり、
さらに集積回路の歩留りも向上できる回路構成が待望さ
れていた。本発明の第一の目的は設定電圧の調整が簡単
な電圧検出回路を提供することにある。本発明の第二の
目的は電圧検出回路を構成する各素子のばらつきを甘受
しながら、さらに上記第一の目的を果たし、電圧検出回
路自体の歩蟹りを向上させることにある。

本発明の第三の目的は、上記第二の目的から由来し、電
圧検出回路を含む集積回路全体としての歩留りを向上さ
せることにある。

上記の目的を達成するためには、電圧検出回路を構成す
る受動・能動素子の各特性のばらつきが電圧検出回路の
全体としてのばらつきにならない、すなわち理想的には
電圧検出回路の設定電圧値が一意的に定まるような回路
構成でなければならない。

以上の要請を満たす本発明の電圧検出回路の構成を第１
図にそのブロック図で示す。

１は基準電圧回路であって、それは検出をうける被検出
電圧に弱く依存するか若しくは全く依存しない基準電圧
Ｖｓｔを発生させる回路であり、又、被検出電圧をある
一定の電圧において検出するための設定電圧を直接的に
生む。

若しくは設定電圧に強く依存する基準電圧を発生させる
回路である。２は被検出電圧変換回路であって、それは
被検出電圧そのものであるか、若しくは被検出電圧に強
く依存する回路である。

３は比較回路であって、１の基準電圧と２の被検出電圧
の変換電圧Ｖｄとを比較する回路である。

設定電圧はまさにこの基準電圧と変換電圧すなわち比較
回路入力の比較電圧の一致する電圧であって、逆に言え
ば所望の設定電圧から適当な基準電圧及び被検出電圧の
変換方式が選択されるわけである。勿論、設定電圧の厳
密さの要求如何によっては、設定電圧の現実的な素子特
性めの若干の依存性から、調整が必要となる場合がある
。４はこの調整手段を含む、調整回路であって、１を調
整する方式、２を調整する方式がある。

すなわち比較電圧となる基準電圧と、被検出電圧の変換
電圧の２つのうちいずれか若しくは両方を調整する回路
である。さらに以上までの１，２，３，４の回路では、
それを作動させるパワー、つまり消費電流は常時流すこ
とになるため、例えば携帯用の電子機器のようにパワー
の限定された電池等を電源にしているものでは、この電
圧検出回路をサンプリング駆動にし、消費電流を極力押
される。５はこのサンプリング駆動に必要なパルスで３
，め５，中６，ぐ？，め８を発生するパルス発生回路で
あって、１，２，３，４の各回路、或いは、その内の幾
つかの回路にサンプリング・パルスが送られ、サンプリ
ングで各回路が動作する。

しかしながら、３の比較回路出力は多くの場合常時必要
なことが多く、このためサンプリングしていない時には
、比較回路出力を保持するホールド回路が必要になる。
６はこのホールド回路であって、このホールド回路に必
要なパルスはサンプリングと同様に５から送られる。

この全体としての電圧検出回路において、その心臓部は
やはり１，２，３であり、本発明においてはいずれも個
々の素子特性に依存せず、ほぼ一意的に設定電圧が決定
されるようになっている。このような本発明の具体例を
第２図に掲げる。

一点鎖線で囲んだ各ブロックは第１図の各ブロックに対
応する。使用される能動素子は絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯＳと書く）を例にとる。まずパル
ス発生回路５について説明する。

パルス発生回路５は、シフトレジス夕７とナンド回路８
により構成される。◇，，で２に第７−ａ図の如きシグ
ナルが入れば、シフトレジスタ（フリツプフロップ）７
により、？２は？，の半クロック分シフトされ、Ｑには
シグナル少２′が出、従って８の出力ぐ３には第７−ａ
図の如き、微分パルス細る。例えばっ・を６４ＨＺ、め
２を豪Ｚとすれば州は。‐州ゆ豪８糠／、イ州ゆ（２−
亥）秒の、所謂。

−し机岬樋小さいパルス（微分パルス）が出ることにな
る。

この様な微分パルスにより、１，２，３，４，６の各回
路が作動させられる。又、上記７のシフトレジスタ（フ
リップフロップ）は第６図の様に構成される。

ィンバータ９３によりＣＬ信号は逆位相ＣＬ‘こなるた
め、Ｎチャネルトランジスタ（以降ＮＴと書く）９４と
Ｐチャネルトランジスタ（以降ＰＴと書く）９５のスイ
ッチングトランジスタはＣＬがハイの時オンし、ＮＴ９
６及びＰＴ９７より成るィンバータによりＷを反転させ
て書き込みＷとする。従ってその時Ｑ＝Ｗである。ＮＴ
Ｉ０２及びＰＴＩ０３はインバ−夕であってＱを反転さ
せＱ＝Ｗとなる。その時ＮＴ９８，ＮＴ９９はオフして
いる。ＣＬがローになって始めてＮＴ９８，ＰＴ９９が
オンするので、ＮＴＩＯ０，ＰＴＩＯＩから成るィンバ
ータによりこのＱ＝Ｗは反転され、Ｑ＝Ｑ＝Ｗとなるの
で、Ｑ出力はホールドされることなる。この時ＮＴ９４
，ＰＴ９５はオフしている。すなわちＣＬがローでＷが
変化してもＱは変化せず、ＣＬがハィになって、ようや
くＷの変化がＱに伝えられるため、ＣＬの半クロック分
だけＷのシフトされた信号がＱに、Ｗのシフトされかつ
反転された信号がＱに出ることになる。この意味で第６
図の様にしてシフトレジスタ（フリップフロップ）が形
成される。さて、少３がローの時のみ１，２，３，４の
各回路の電流が流れ、各回路が目的とする本来の動作を
するので、前記例からすれば各回路の消費電流は平均し
て１′２５６にできローパワーが達成されるわけである
。

次に基準電圧回路１について説明する。

◇３がローの時ＮＴＩＯはオフ、ＰＴＩＩは、インバー
タ９によりで３が／・ィとなるのでオフ、従ってこの時
１における静特性は、１０，１１に無関係である。又１
６については第３−ａ図に示されるように、ＮＴ４２，
ＰＴ５４はオフとなるので４２，５４に無関係である。
逆にＪ３がハィの時、ＰＴ１２はオフＮＴＩＯがオンと
なるので、１０のドレイン電位はローであり、ＮＴ１４
はオフ、ＰＴＩＩはオンとなるので、この時各導電経路
に電流は流れない。又１６においてもＰＴ４３がオフ、
ＮＴ４２がオン、逆ってＮＴ、４４，４５，５０がオフ
するので電流は流れず、同時にＰＴ５４がオン、従って
ＰＴ５１がオフとなるので抵抗体１７，１８にも電流は
流れない。？３がローの時発生する基準電圧は、被検出
電圧及び電源電圧ＶＤＤにほぼ依存せず、又、温度特性
もほぼ持たないと言える構成でなくてはならない。

本具体例ではこのためＭＯＳの関値電圧の差を基準電圧
とする。異なるＭＯＳの閥値電圧を造るためには、イオ
ン打ち込みによるゲート部チャネルへのドーピングによ
り関値電圧を異ならせるのが良い。ゲート膜厚若し〈は
基盤濃度の違いによる差では、ＭＯＳを特徴づける閥値
電圧、コンダクタンス係数（Ｑ移動度）の温度特性が閥
値の異なるＭＯＳ間で相当異なるからである。又、ゲー
ト下部チャネルへのドーピングにおいても、ＰＴでドナ
ー・イオンを、或いはＮＴでアクセプターイオンをドー
ピングするのはやはり基盤濃度を異にすると同様、温度
特性への影響が強い。結局チヤネル・ドーピングはＰＴ
でアクセブターイオンを、或いはＮＴでドナーィオンを
ドーピングするのが最良である。ドーピングして低くな
った閥値のシフト電圧は、電荷素量をｑ、ゲート絶縁膜
比誘電率をごｏｘ、真空の誘電率をどｏ、ゲート絶縁膜
を↑ｏｘ、ネットな打ち込み量をＮｎｅｔとすると、ｑ
ど基聖ｅｔどき竿で与えられ、そのシフト量目体の温度
特性は無いと言えるからである。又、コンダクタンス係
数（Ｑ移動度）にしても同幾何寸法におけるその絶対値
の変動は実験的に補正でき、温度特性の変動も上記他の
場合より極めて小さし・からである。ＰＴでドーピング
するアクセプターイオンとしては例えば“Ｂ十があり、
ＮＴでドーピングするドナーイオンとしては例えばのＰ
十がある。第２図以降の図において、この様なチャネル
・ドーピングによりシフトされた閥値電圧を有するトラ
ンジスタはゲート下に破線をそえることで図示している
。本具体例ではＰＴのみのドーピングを使用しているた
めＮＴは、ドーピングされたＰＴの閥値電圧に合わせる
べく、基板濃度が定められる。第４−ａ図にのっとって
説明すれば、通常相補型ＭＯＳ（以降Ｃ−ＭＯＳと書く
）ＩＣにおいてＮ‐シリコン基盤５５上にＰ‐ウェル５
６が形成され、ＰＴのソース５７、ドレィン５８と共に
若しくは別にＮＴのアィソレーション層６３がＰ形拡散
若しくはイオン打ち込みで形成され、ＮＴのソース６０
、ドレィン６１と共に若しくは別にＰＴのアィソレーシ
ョン層６２がＮ型拡散若しくはイオン打ち込みで形成さ
れる。５９は清浄なゲート絶縁膜であり、６４はフィー
ルド絶縁膜、６５はゲート電極、若しくはサブストレー
ト、ソース、ドレィン電極、或いは配線に用いられる金
属、例えばアルミニウムである。

５９が形成された後に、レジストのマスクで、ドーピン
グしたいチャネル以外をおおし、、希望するチャネルヘ
ゲート絶縁膜上からイオンをドーピングすれば上記閥値
電圧の低いトランジスタが造られ、レジストマスクでお
おわれたトランジスタには変化がない。

当然のことながら、このチャネルドーピングは最初同極
性トランジスタのすべてのチャネルに施し、次に所望の
トランジスタのみ施す方法も構わない。欲するのは関値
電圧の差のみである。そのように低関値のＰＴに合わせ
ＮＴの閥値を決定するためには、Ｐ−ゥェル５６形成時
にその濃度を適当に下げておけば良いし、或いは５６は
比較的高濃度であっても、ＮＴすべてのチャネルにゲー
ト絶縁膜形成後ドナーィオンをドーピングしても良い。
いずれにしてもチャネル・ドーピングによる闇値電圧の
差を基準電圧とする利点は、温度変動、電源変動に対す
る安定性にあるのだが、もう一つ、差のみを問題にする
ため、Ｎｎｅｔ，７ｏｘのみの安定性され保証されれば
基準電圧として製造工程的に一様な電圧が得られる所に
ある。本発明の第２の特徴はこのような温度変動、電源
変動、製造工程変動に対し安定な基準電圧にある。次に
回路について説明する。ＰＴ１２のコンダクタンス係数
＝移動度×ジム塾Ｘ亭主勢Ｅ費とＦＴ１５のコンダクタ
ンス丁〇Ｘ係数の比を、ＮＴ１３のコンダクタンス係数
とＮＴ１４のコンダクタンス係数の比に等しくし、例え
ばこのコンダクタンス係数の比を１にする。

又当然１２，１５と１３，１４におけるチャネル長は等
しくしておく。さもなければ拡散等の型の違いから、そ
の深さは様々にばらつきコンダクタンス係数の比を一致
させるのが難しいからである。ＮＴ１３と１４をＩＣチ
ップ上に近接させて配置し、閥値を極めて整合性良くす
れば、ＰＴ１２の閥値電圧ＶＴＰとＰＴ１ ５の閥値電
圧ＶＧＴＰの差ＶＴＰ−ＶＧＴＰ＝Ｖｓｔが接地電位を
基準にしてプラス方向に得られる。即ち、ぐがローの時
ＰＴ１２はオンし、ドレィン電圧がハイとなるので、Ｎ
Ｔ１３，１４はともにオンし、さらにＮＴ１４のドレィ
ン電圧がローとなるためＰＴ１６もオンする。従って、
トランジスター２，１３，１４，１５の全てがオンとな
る。

一般に、ＭＯＳトランジスタは飽和状態では、ドレィン
電圧ＩＤはゲート電圧Ｖｏ、閥値電圧ＶＧＴとすると、
・Ｄ＝卓８（ＶＧ・Ｖｑ）２ となる。

ここで、８はキャリアのチャネル移動度をチャネル形状
に比例した係数である。ＰＴ１２の関値電圧をＶＴＰ、
ＰＴ１５の閥値電圧をＶＧＴＰ、ＮＴ１３，１４の関値
電圧をＶＴｈとすると、第１段目の出力電圧をＶｏ，と
すると、トランジスタ１２と１３のドレィン電流ｌｏ，
２，ＩＤ，２は、・Ｍ＝芸ＢＰ・（Ｖ血−Ｖ…）２ １地＝芸Ｂ川（ＶのＩＶ…）２ となり、ｌｏ，２とｌｏ，３は等しく、また８Ｐ・＝３
Ｎ・となるようにＭＯＳトランジスタを作成した場合に
は、ＶＤ．は、Ｖｏ，＝Ｖｏｏ−ＶＴＰ＋ＶＴＮ となる。

同様に、第２段目の出力電圧をＶｏ２とすると、トラン
ジスター４，１５のドレィン電流ｌｏ，４，１０１５は
、・Ｍ４＝芸８川（Ｖ山−Ｖ…）２ ・０氏＝芸８ｐ２（ＶＤ。

−Ｖ。２−ＶＧＴＰ＞２ここで１。

，４＝１。，５であり、８Ｎ，＝８Ｐ２とすると、Ｖ。

２＝Ｖ。

。−ＶＧＴＰ＝Ｖｏｏ一ＶＧＴＰ−Ｖ。

。十ＶＴＰ−ＴＴＮ十ＶＴＮ ＝ＶＴＰ−ＶＧＴＰ＝ＶｓＴ となり、第２段目の出力電圧Ｖｏ２は、ＭＯＳトランジ
スタ１２と１５の閥値電圧ＶＴＰとＶＧＴＰの差となる
。

このＶＴＰとＶＧＴＰの差ＶｓＴは、電源電圧（Ｖｏｏ
）にほぼ依存せず、基準電圧として極めて安定した電圧
となる。こうして得られた基準電圧Ｖｓｔは一般的にボ
ルテージ・フオロワー１６でバフアされ、その出力は原
理的にＶｓｔに等しくそれが高抵抗１７，１８で分割さ
れるので、最終的な基準電圧ＶＳｔ＝；等宅ＶＳｔであ
る。ボルテージ・フオロワーを構成する演算増幅器は第
３−ａ図の如く構成される。

Ｖｃがローの時ＮＴ４２はオフ、又はインバータ５３に
よりＰＴ５４もオフとなり、各導電経路に電流が供給さ
れる。ＰＴ４３はＮＴ４４に比して、閥値電圧が高く、
コンダクタンス係数が低いのでバイアス電圧ＶＢはＮＴ
の閥値電圧のやや上にバイアスされる。反転入力トラン
ジスタのＮＴ４６と非反転入力トランジスタのＮＴ４７
は同幾何寸法、同電気特性の素子であり、相補的負荷ト
ランジスタのＰＴ４８とＰＴ４９も同幾何寸法、同電気
特性の素子である。Ｖ，，ＶＮ，の電位がＮＴ４６，４
７の閥値電圧より高ければ、その電位の如何に依らずＮ
Ｔ４５に流入する電流が一定であるので、ＰＴ４９とＰ
Ｔ５１のコンダクタンス係数の比をＮＴ４５とＮＴ５０
のコンダクタンス係数の比の２倍にとり、さらにそれぞ
れ４９と５１及び４５と５０の閥値電圧を等しくするた
め近接させて配置することにより、完全にＶ，とＶＮ，
の差電圧をのみ増幅する演算増幅器ができる。この時、
チャネル長を４９と５１，４５と５０で等しくし、チャ
ネル幅で比を決定するのが良い。又コンダクタンス係数
を５０，５１の方を４５，４６，４７，４８，４９より
かなり大きくすれば５０，５１よりなる増幅出力段は低
インピーダンスであって、又ゲイン１となる周波数のク
ロス・オーバー点が４５，４６，４７，４８，４９より
構成される差動増幅段のクロス・オーバー点よりかなり
高く、又１６のようにボルテージ・フオロワ−にしても
位相遅れがクロス・オーバー点で１８０ｏ未満が達成さ
れるので発振しない。又、この時、コンダクタンス係数
を大きくとれば、必然的に、チャネル幅を大きくとる必
要があり、チャネル幅を大きくとれば、５１のドレイン
・ゲート間に寄性的に着く帰還容量Ｃ２と５１のゲート
に着くゲート膜容量Ｃ，とで全体としてＣ，十Ｃ２×（
増幅出力段ゲイン）の容量が４９のドレィンに着いて見
えるのでさらに周波数特性を安定にできる。第３−ｂ図
で説明すればそれは５２の如くＰＴ５１のゲート・ドレ
ィソの重なりを第４−ａ図５９より多くとると、チャネ
ル幅が大きいので容量Ｃ２は大きくなる。又ゲート・ソ
ース間容量Ｃ３とゲート・サブストレート容量Ｃ４が並
列して、合成容量Ｃ，となってケー−ト・電源間容量と
なるが、これも又、チャネル幅が大きいため大きくなる
のである。発振に対する更なる安定を図るためには、５
２のゲートのドレィンとの重なりを増すことにより任意
に帰還容量を増して行ける。又第３−ｂ図において、図
の各数字は第４一ａ図と同様な箇所を示している。第３
一ａ図の演算増幅器においてもう一つの問題は差敷段に
生ずるオフセット電圧であるが、これは原理的にｍＶオ
ーダーであり、又パルス発生回路５の微分パルスのロー
レベル信号のパルス幅をある程度大きくとれば、演算増
幅器の定電流源４５、の流入電流を小さくできるのでオ
フセット電圧を小さいまれる。なぜならある程度パルス
幅が大きければ、演算増幅器の応答を下げられるためで
ある。一方第３−ａ図の如き演算増幅器のオフセット電
圧の温度特性、電圧特性は極めて小さく問題にならない
。１７，１８の抵抗体は第４一ｂ図と同様にして構成で
きる。

すなわちＣ−ＭＯＳでは抵抗体として拡散或いはイオン
打ち込みによるＰ−ウェル層、それにソース・ドレィン
、アィソレーション層を形成する拡散或はイオン打ち込
みによるＰ型若しくはＮ型層が使える他、多結晶シリコ
ンも使える。第４−ｂ図ではＰ‐ウェルによって抵抗体
が作られる場合を図示している。一方第４−ｃ図の７１
のようにＭＯＳ、又第４−ｄ図の７２のように製造工程
によってはダイオードで抵抗体を構成できる。第２図に
示す具体例では、この抵抗体の抵抗比のみでＶｓｔが決
定できるので、この比には当然のこととして温度特性、
電圧特性は無い。以上のように、閥値電圧の差の線型変
換が基準電圧とされ、この線型変換は抵抗体の比により
決定される。すなわちＶＳｔ＝支署宅ＶＳｔだからであ
り、又Ｒ，＝０の時はＶｓｔ＝Ｖｓｔとなることが特徴
であるが、この時は、１７，１８を付けない場合と等し
く、又１４，１５の出力ＶｓｔをＶｓｔとして出力する
ことと等しく、本具体例の比較器４０は第３−ａ図の如
きＭＯＳ入力の高インピーダンス入力であることから、
そのような出力形態も可能である。続いて被検出電圧変
換回路２について説明する。

１９は１６と同様に第３−ａ図の如く構成されるので◇
３がローの時本来の動作をし◇３が／・ィでは各電流経
路及び抵抗体２０，２１，２２，２３，２４に電流は流
れない。

１９はボルテージ・フオロワーであるから、被検出電圧
Ｖｄが第３図Ｖｏから出力され、それが高抵抗により分
割され、ｒ，十ｒ２十ｒ３十ｒ４＝ｒとすれば、それぞ
れＣ点で蝿曲Ｃｍ点れ，＝毒；ｖｄ，ｃ２点でｖｃ２＝
壱王手Ｖｄ，Ｃ３点、でＶＣ３：ｒ１＋ら十もＶｄ，Ｃ
４点、でＶＣ４Ｒ＋ｒ−毒古Ｖｄと被検出電曲線型変換
される。

このような線型変換をする抵抗体は１７，１８と同様第
４−ｂ図の如く構成される。

５５はＮ−シリコン基板であり、５６はＰ‐ウェル層で
あってＮＴのサブストレート形成時に同時に形成される
。

又６３，６６，６７，６８，６９，７川まそれぞれＰ型
層であり、ＰＴのソース・ドレィン形成時に同時に形成
される。６３は例えばアルミ配線により接地され、６７
はＣ，に６８はＣ２に、６９はＣ３に、７０はＣ４に、
対応し、６６は例えばアルミ配線で１９の出力に接続さ
れる。

又６３，６７間抵抗が２４のｒ，，６７，６８間抵抗が
２３のｒ２，６８，６９間抵抗が２２のｒ３，６９，７
０間抵抗が２１のｒ４，７０，６６間抵抗が２０のＲに
対応する。６４はフィールド絶縁膜、６５はアルミとＰ
型層とのコンタクトを示す。

このように一様なＰ‐ウェル層で抵抗体を作ることの利
点は抵抗体の比が温度特性、電圧特性を持たないことに
依るのであり、もう一つは、比のみを問題にするために
、それは幾何学的寸法によって簡単に精度良く決定でき
るからである。この場合も抵抗体の幅は一定にして、第
４−ｂ図の如く抵抗体の長さの比をとることが良い。又
このようにＣ，，Ｃ２，Ｃ３，Ｃ４の４点をとったのは
第２図が検出設定電圧の調整を２ビットで行う具体例と
したためである。

本発明の第２の特徴は被検出電圧変換回路が、被検出電
圧を線型変換することであり、この線型変換が抵抗体の
比により決定されることである。又Ｒ＝０の時はＶｃ４
＝Ｖｄであり、被検出電圧そのものをスイッチ３９に入
れることができる。そして上記被検出電圧の変換電圧と
前述基準電圧が比較器の比較電圧になるわけである。次
に調整回路４について説明する。

４は比較器３に入力される比較電圧の一方若しくは両者
を調整する比較電圧調整回路であって、第２図本具体例
は被検出電圧変換回路２を調整する方法で、制御回路２
５により２ビットの入力により、（ｑ，Ｑ）の信号の状
態によってディジタル的にｉ）〜ｉｖ）の４状態の調整
が可能である。

０はローを１は／・ィを表す。

ｉ）（ｂ，，ｂ２）＝（１，１）Ｖｄ＝ＶＣ， ｉｉ）
（ｂ，，ｂ２）＝く１，０）Ｖｄ：ＶＣ２ ｉ五）（ｂ
，Ｑ）＝（０，１）Ｖｄ＝ＶＣ３ ｉｖ）（ｑ，ｂ２）
＝（０，０）Ｖｄ＝ＶＣ４，ｉ）の時ナンド２８入力は
（１，１）であるからその出力は０であり、トランスミ
ッションスイッチ３３のＰＴゲート入力は０，ＮＴゲー
ト入力はインバータ３２により１であるからオンしＶｄ
にＶＣ，電位が転送される。ナンド２９入力は、インバ
ータ２７によりＱ＝０となり（１，０）であるからその
出力は１であり、トランスミッションスイッチ３５のＰ
Ｔゲート入力は１、ＮＴゲート入力はインバータ３４に
より０であるからオフする。又、ナンド３０入力は、イ
ンバータ２６によりｂ＝０となり（０，１）であるから
その出力は１であり、トランスミッションスイッチ３７
のＰＴゲ−ト入力は１、ＮＴゲート入力はインバータ３
６により０であるからオフする。さらにナンド３１入力
は、インバータ２６，２７によりｑ＝ＯＱ＝０となり（
０，０）であるからその出力は１であり、トランスミッ
ションスイッチ３９のＰＴゲート入力は１、ＮＴゲート
入力はインバータ３８により０であるからオフする。結
局トランスミッションスイッチがオンし、電位が転送さ
れるのは３３によるＶＣ，だけである。ｉｉ）の場合も
同様に３５のみオンしＶＣ２が転送される。五ｉ）の場
合も同様に３７のみオンしＶＣ３が転送される。ｉｖ）
の場合も同様に３９のみオンしＶＣ４が転送されるわけ
である。本具体例ではこのような調整をＩＣ内部で行な
うために第２図２５制御回路は記憶回路で構成され、一
例として第５−ａ図に様に不揮発生記憶素子を用いて構
成する。

７６，７７，８１，８２はＡＭＯＳである。このＦＡＭ
ＯＳのゲートに電子の注入が行なわれていず、（勿論Ｆ
ＡＰＭＯＳの極性が逆の回路構成では正孔であるが）、
さらに、Ｊ３がローの時ＶＣはめ３ であるから、ＮＴ
７９，８４がオンして〔ａ，，ａ２〕＝〔０，０〕でそ
の出力はインバータ８０，８５により反転されるから、
（ｂ，，Ｑ）＝（１，１）に対応してＶｄ＝Ｖｃ，であ
る。◇３ がハイの時ＰＴ７８，８３がオソして〔ａ・
，ａ２〕＝〔１，１〕であるがこの時第２図１，２，３
の各回路の電流経路には電流が流れず本来の動作をしな
い。つまりぐ３がローの時の２５の出力が有効である。
さて前記ｉ）〜ｉｖ）に対応する２５の調整回路につい
て述べる。ｉ）に対応するのは〔ａ，，ａ２〕＝〔０，
０〕でありこれはデュアル．ゲートのＦＡＭＯＳ７６，
７７，８１，８２のゲート電極が注入されていない状態
である。ｉｉ）に対応するのは〔ａ，，ａ２〕＝〔０，
１〕でＦＡＭＯＳ８１，８２のゲート電極に電子が注入
されている状態である。ｉ五）に対応するのは〔ａ，，
ａ２〕＝〔１，０〕でＦＡＭＯＳ７６，７７のゲート電
極に電子が注入されている状態である。ｉｖ）に対応す
るのは〔ａ，，ａ２〕＝〔１，１〕でＦＡＭＯＳ７６，
７７，８１，８２のゲート電極が共に電子の注入されて
いる状態である。このＦＡＭＯＳの構成を第５一ｂ図に
図示する。

５５はＮ‐シリコン基板であり、５７，５８はＰＴのソ
ース・ドレィンとなるＰ型層、８７，８８はＦＡＭＯＳ
のソース・ドレィンとなるＰ型層である。

６２はアィソレーション兼基板（サブストレート）との
コンタクトをとるＮ型層、８９はゲートの清浄な絶縁膜
６４はフィールド絶縁膜、６５はゲート電極、ソース・
ドレイン・サブストレート電極若しくは配線に使われる
金属層、例えばアルミニウムである。

９０がＦＡＭＯＳの浮遊ゲート電極であり、例えばＰ若
しくはＮにドープされた或いはノンドープの多結晶シリ
コンで構成される。

ＦＡＭＯＳのゲート電極に電子を注入する時は５５，６
２と８８間つまり、書き込み用ＦＡＭＯＳのドレィンと
サブストレート間の空乏層中に（図では点線領域）アバ
ランシェを起こし、その際生ずる電子を加速電界でゲー
ト電極に注入することで行なわれる。（図では矢印で示
す。）従って書き込み用ＦＡＭＯＳのドレイン・サプス
トレート間のＰＮジャンクションでのアバランシェ電圧
がそのドレイン・アイソレーシヨン間のＰＮジヤンクシ
ョンの逆降伏電圧により妨げられぬように書き込み用Ｆ
ＡＭＯＳのドレイン８８、アイソレーション８６間の間
隔９２は適状のＭＯＳのドレィン５８、アイソレーショ
ン８６間隔９１より大きくしなければならない。当然９
１を９２の長さに合わせることは可能である。９川ま又
多層配線用の多結晶シリコンを浮遊ゲート電極とするこ
とができるし、逆に浮遊ゲートに使われる多結晶シリコ
ンを多層配線に使うことを可能である。

又第５一ａ図では、７７若しくは８２が注入状態にあり
、かつぐ３がローで７９，８４がオンしている時ａ，，
ａ２電位がハィとなるように７９，８４のオン時インピ
ーダンスは高く設計される。勿論７７，８２が充分注入
状態にあれば、７７，７９と同サイズ（同チャネル長、
同チャネル幅、同ゲート絶縁膜厚）でも充分インピーダ
ンスが低くなるためサイズ的には７９，８４は７７，８
２と同等程度で構わない。第５−ｃ図はこれらの意図を
包含した、７６，７７，７８のパターン例である。図の
模様は第５一ｂ図と同じものである。すなわち斜線部は
Ｎ型のアィソレーション兼サプストレートとのコンタク
トをとる層白部はＰ型層か若しくはサブストレート、二
重斜線部はＦＡＭＯＳのゲート電極例えば多結晶シリコ
ン、ドット部はゲート、ソース、ドレィン、サブストレ
ートの電極となる金属層、例えばアルミニウムである。
図はＰ型、若しくはＮ型層と、金属とのコンタクトを表
わす。書き込み用ＦＡＭＯＳ７６ではドレイン、アイソ
レーション間の間隔９２を読み込み用ＦＡＭＯＳ若し〈
は通常のＭＯＳ７８のドレィン、アィソレーション間の
間隔９１より大きくとっている。このようにＦＡＭＯＳ
を調整回路に使えば、これは、集積回路のウェハ−状態
でのテスト時にテスターから直接調整を行い、後にこの
電圧検出回路を何ら調整する必要がない。

続いて比較回路３について説明する。

３はめ３がローで本来の動作をする。

３は比較器４０からなる。

比較器４０は第３−ａ図の如く差動増幅器（演算増幅器
）で構成され、反転入力ＶＩと非反転入力ＶＮ，とを比
較する。Ｖ，＞ＶＮ，ではＶｏ＝ロー（０）Ｖ，くＶＮ
，ではＶｏ＝／・ィ‘１’となる。分解能は第３一ａ図
増幅器のオープン・ループゲインで決定され、典型的に
このゲインは７０乃至８Ｍ旧であるから電源電圧の約３
千分の１乃至１万分の１の微小電圧を比較できる。比較
器については発振の心配は無く、容量Ｃ，，Ｃ２は小さ
くて良い。つまり、第３一ｂ図におけるゲート構造５２
でなく、第４−ａ図におけるゲート構造５９で良い。又
４５，５０のコンダクタンス係数の比も同碇度であって
さしっかえない。第３−ａ図の差動増幅器（演算増幅器
）のオープン・ループゲインは増幅段を構成する各トラ
ンジスタのチャネル長を長く、基盤濃度を高く、ゲート
膜厚を薄くすればより高くなる。この内集積回路の設計
でゲインを高くするよう工夫するには、増幅器を構成す
る各トランジスタのチャネル長を長くすることである。
これは増幅器のトランジスタのチャネル長が電圧検出回
路の内でも増幅器以外のトランジスタ、若しくは、電子
機器における電圧検出回路以外の集積回路のトランジス
タのチャネル長より良いこととして特色づけられる。と
ころで本具体例では、比較電圧はＶ，＝Ｖｄ，ＶＮ，＝
Ｖｓｔである。

調整回路４がｉ）の状態の時には、Ｖｄ＝Ｒ章ｒＶｄで
あり、ＶＳｔ＝Ｒ．≦２Ｒ２ＶＳｔでＲ２孫力）ら・Ｖ
ｄ＝Ｒ甲耳・Ｒ学ｖＳｔを境船ｖｄ＞Ｖｄでは比較器の
出力カロリー（接地電圧）に、Ｖｄ＜Ｖｄではハイ（Ｖ
。

。）になる。逆に言えば所望のＶｄでＶｄの検出が行な
われるように、Ｒ２／Ｒ，の比とｒｉ／Ｒ十ｒ（ｉ＝１
，２…）さらにＶｓｔ（＝ＶＴＰ−ＶＧＴＰ）が設定さ
れるのである。本発明の第３の特色としては電圧検出回
路を横成する基準電圧と被検出変換電圧の比較が比較器
すなわち差動増幅器で行なわれることである。最後にホ
ールド回路６は第６図の如きデータ・ホールドフリツプ
フロツプ（シフトレジスタ）４１で構成され、ぐ３がロ
ーでは比較器４０の出力Ｖｃｏｍｐを書き込み、Ｊ３
がハイではその出力をホールドする記憶回路となる。Ｖ
ｃｏｍｐはホ−ルド回路内のィンバータ、例えば９６，
９７若しくは１０２，１０３によりさらに増幅されて出
力Ｖｈとなる。第２図６の例では、電圧検出の各回路１
，２，３，４を動作させるパルス？３とホールド回路の
クロックパルスとを同じ０３にしているが、実は、この
ホールド回路の出力信号が常時完全に必要となる場合に
は、？３パルスのハイからローに変わる時の各回路の動
特性、すなわち過渡特性が問題となる。

この時には、例えば電圧検出の各回路１，２，３，４が
静的に一様になるまでの時間７ｄを少３からさし引いて
第７−ｃ図◇５の如きパルスでホールド回路を駆動する
。す５ はめ３からめ４の半クロックの時間７ｂ（＞７
ｄ）に相当するパルスを抜いたもので、第７一ｂ図の如
くシフトレジスタ、（フリツプフロツプ）１０４としア
１０５で作られる。また上記に加えて、中３パルスのロ
ーからハイに変わる時の電圧検出回路及びホールド回路
の過渡特性が同様の意味で問題となれば、？５からある
一定時間ヶａ（Ｃ４ のークロツク分）に相当するパル
スを抜いたぐ６でホールド回路を駆動する。

０６は第７−ｂ図の如くシフトレジスタ（フリツプフロ
ツプ）１０６とナンド１０７、インバーター０８とで作
られる。

この第７−ｂ図の回路はパルス発生回路５の中に入る。
ところで本発明の具体例第２図では調整を２で行なって
いるが、１で調整を行うこともでき、それは例えば、１
９出力に２０，２１，２２，２３，２４の替わりに１７
，１８なる抵抗体を接続して、Ｖｄ：Ｒ；章句Ｖｄと固
定し、逆に１６出力に１７，１８の替わりに２０，２１
，２２，２３，２４なる抵抗体と調整回路４を接続して
、Ｖｓｔを調整する型式である。

又、設定電圧の厳密さ如何によっては当然無調整も可能
で、それは第２図で言えば４を削除し、１９の出力に接
続される抵抗値を固定し、出力Ｖｄとすることである。
例えばら＝岬４：。とし、是適当に瀕し・Ｃ・出力を直
接比較器４０の反転入力にＶｄして接続すれば良いｏい
ずれにしても上記の如く本発明の電圧検出回路のＩＣは
電子機器を構成する他の回路と共に共存でき、容易に集
積化されることに特色がある。

ところで、本発明における電圧検出回路のＩＣは、更に
次の様な検出設定電圧自動調整方式も可能にする。第８
図に示す回路は不揮発生記憶素子（この場合はＦＡＭＯ
Ｓ）１ １ ０〜１ １ ４，１ １ ５〜１ １ ９
とＦＡＭＯＳの○Ｎ−ＯＦＦをコントロールするための
注入コントロール・トランジスタ１２０〜１２４、及び
このコントロール・トランジスタをクロックパルス入力
ＣＩにより順次ＦＡＭＯＳを導通させるべく構成される
シフトレジスタ１２５より構成される。比較器（コンパ
レータ）の比較入力となるＶｄ端子はこの時ＦＡＭＯＳ
が順次○Ｎしてゆくとｒ２〜ｍの抵抗が順次短絡されて
いくことにより、電圧が可変となる。又ＦＡＭＯＳＩ
ＩＯと１１５，１１１，１１６という風に前述の如くデ
ュアルゲート構造である。更にＶｐ端子はＦＡＭＯＳに
電荷を注入するための書き込み入力となり、一３０〜一
５０Ｖ程度の電圧がィンパルス状に印加される。

第９図は、第８図における自動調整回路１０９を用いて
、自動調整するための実際のシステムの一例を示す。こ
の例は電源電圧がある所望の電圧になった時、これを検
出するものであって、従ってＶｄｏ＝Ｖｏｏとなる。ま
ず電源電圧Ｖ。。を検出設定電圧より低めに設定する。
この時コンパレータ３の出力ＶｃｏｍｐはＨレベルとす
る。コントローラ１２７はこれを確認して、次にリセッ
トを解除してクロックＣＩＯ入力よりカウンタ１２６を
介して自動調整回路１０９にＣＩを入力し、シフトレジ
スタ１２５を動かすと、レジスタ出力ＱＩ〜Ｑｎが順次
Ｌレベルとなり、この時注入レベルがＶｐに印加される
のでＦＡＭＯＳＩ ＩＯ〜１ １４は順次ＯＮする。す
ると、被検出電圧Ｖｄは電位がクロックパルスに同期し
て次第に低下し、基準電圧Ｖｓｔを横切った時コンパレ
ータ出力ＶｃｏｍｐはＬレベルと変化する。この時コン
トローラ１２７はクロックと注入パルスを速やかに停し
て調整の終了とする。従って、この回路を通常使用する
時には、電源電圧が設定電圧に達すると、コンパレータ
３は直ちに検出してくれることになる。前述の回路にお
ける調整素子としては特にＦＡＭＯＳに限らずＭＮＯＳ
等のトンネル注入型の素子も含む。

更に本発明における調整手段としては次のものも含まれ
る。

第１０図は調整回路にヒューズ（メタル又はシリコン等
を材料とする）１３０を用いたもので入力１３４とＶｏ
Ｄ間に多大な電流を流し熱的に切断するか、しないかで
検出電圧を調整する。消費電流が非常に制限される時は
ぐ３のような微分パルスを用いて、ＮＴ１３３でサンプ
リング検出すればよい。他の手段としてはヒューズ１３
０‘こ相当する部分をレーザ等で切断してもよい。すな
わち、ＦＡＭＯＳに限らず通常の揮発性半導体メモリー
であってもかまわず、又、不揮発生メモリーについても
ＭＮＯＳ、ヒューズ等すべての不揮発性記憶素子すべて
に適用できる。更に前述の手段は、全てＩＣの実装前す
なわち、チップ若しくはゥェハ−状態での調整を可能に
するものであるが、ボンディング機械的接点等の実装時
若しくは後の状態での端子選択による調整も可能となる
。第１１図は以上に記述した電圧検出回路を電子時計に
応用した具体例であり、電池電圧の低下を検出し、適当
な表示により携帯者に電池の寿命の尽きたことを知らせ
、電池の交換を促すための回路である。

基準電圧発生回路１０〜１５とコンパレータ３、データ
ホールド、フリツプフロツプ４１、サンプリングパルス
？３発生回路７，８外部端子Ｗ，，Ｗ２による調整回路
４は第２図と殆んど同じ構成となる。この場合基準電圧
ｙｓｔは直接コンパレータ３に入力これ、又検出電圧は
電源電圧となる。１５４は水晶発振用のィンバータであ
り１５６脚股の麦周回豚ある。この回勝おける調整は次
の如く行なう。

まずＲｅｓｅｔをＨレベルにする。この時、分周回路の
うち低周波段はリセットされると同時にフリツプフロツ
プ（シフトレジスタ７，１４０，１４３は１／２ビット
構成であるので全てＷ＝Ｑｉ（ｉ＝２．４となり、従っ
て針駆動用のモータ出力○，，０２はＨレベルになる。
この時Ｑ端子を強制的に外部にてＬレベルにすると、ゲ
ート１４８，１５８が開いて、電圧検出回路のサンプリ
ングパルスぐ３，Ｊ３は全てのゲートを開き定常的に検
出状態となる。又データ・ホールドフリツプフロツプ４
１は０３により書き込み状態となりケート１４８通して
検出データは０，に出力される。その後電源電圧Ｖｏｏ
を変化させ○，の出力が変化する電圧から適正な検出設
定電圧を定めＷ，，Ｗ２端子より、ＦＡＭＯＳに書き込
む。しかる後に電源を正常にして、Ｒｅｓｅｔを開放に
すると、リセットが解除され、０，，０２には１秒毎に
交番に駆動パルスが出力される。又フリップフロツプ（
シフトレジスタ）７のデータ入力Ｗは１館段目のマスタ
信号Ｍ１６を用いるので、前記モータ駆動信号とは０．
現砂、時間のずれを持つサンプリングパルス？３が作ら
れ、やはり２秒に１回微小時間に電圧時間を行ないフリ
ツプフロップ４１にデータをストアさせる。もし電池電
圧が低下して所定の電圧に達し、コンパレータの出力が
反転するとゲート１４１が働らいてフリツプフロップ１
４３の入力Ｗの信号はクロツクＳ，２によってデューテ
イの大きくずれた信号となる。

従って出力○，，０２には１秒毎の交番信号でなく時間
的に偏つて出力されるので時計の秒針が１秒づつ運針し
てし、たのが、見かけ上２秒に１回、２ステップづっ進
み携帯者に警告する。更に本発明の電圧検出回路は２レ
ベル以上の検出も可能である。

第１２−ａ図は２１レベルの電圧検出を行なう回路であ
る。Ｊ７，ぐ３は第１２一ｂ図の如く各々位相のずれた
信号であって電圧検出回路は各タイミングで同じように
動作するが、但し？３入力の時はトランジスタ１６５は
○ＦＦしているので基準電圧としてはＶｓｔｏが用いら
れ、？７ の時１６５は〇Ｎし（Ｒ２／Ｒ，十Ｒ２）・
Ｖｓｔｏが基準電圧となり、２レベル検出となる。各々
のタイミングで検出されたコンパレータ３の出力はそれ
ぞれフリツブフロツプ１６３，１６４にて記憶される。
又被検出電圧Ｖｄは必要があれば前述の如く調整する回
路が付加される。第１２図−ａにおける回路は時計用で
は例えば太陽電池付の如く充電式のものに用いられる。

め７ のタイミングは二次電池電圧の低下を検出し、処
の出力により携帯者に充電を促すべく予告の表示をする
。中３ のタイミングは逆に過充電のための二次電池電
圧の上昇を検出し、Ｑ６の出力により充電を停止させる
。即ちこの太陽電池付電子時計では被検出電圧は、二次
電池電圧を意味する。本発明における電圧検出回路はモ
ノリシツクＩＣ化され、特に時計用ＩＣの如く、他の機
能と同一のチップ内に集積化することが可能であり、又
検出電圧の調整回路は検出電圧のＩＣ間のバラツキを補
償する意味でＩＣ内トリミングをも可能にするものであ
る。

本発明による電圧検出回路は外付のボリューム抵抗等の
トリマーを必要としない点で画期的であり、又特性的に
言っても温度変動、電源電圧変動に対して、極めて安定
である。

又時計用にに用いた際、外付調整素子の省略により、小
径化、低コスト化が更に推進され、大きな意義を持つも
のである。

【図面の簡単な説明】

第１図は、本発明の電圧検出回路のブロック図。 第２図は、本発明の電圧検出回路の具体例。第３−ａ図
は、本発明の電圧検出回路における演算増幅器若しくは
差動増幅器をＣ−ＭＯＳで構成した具体図。第３一ｂ図
は、ＭＯＳ集積回路の断面図。第４−ａ図は、ＭＯＳ集
積回路の断面図。第４−ｂ図は、集積回路中の抵抗体の
構成図。第４−ｃ図は、抵抗体のＭＯＳによる構成図。
第４一ｄ図は、抵抗体のダイオードによる構成図。第５
一ａ図は、本発明の電圧検出回路における調整回路の制
御回路の具体図。第５一ｂ図は、ＭＯＳ及びＦＡＭＯＳ
の集積回路断面図。第５−ｃ図は、第５−ａ図制御回路
の集積回路上の平面図。第６図は、本発明の電圧検出回
路におけるシフトレジスタ若しくはフリップフロップの
具体図。第７一ａ図は、本発明の電圧検出回路における
パルス発生回路のサンプリング、ホールドの各パルスの
タイミング図。第７一ｂ図は、本発明の電圧検出回路に
おけるパルス発生回路の他の具体例。第７−ｃ図は、本
発明の電圧検出回路における第７一ｂ図パルス発生回路
のサンプリング・ホールドの各パルスのタイミング図。
第８図は、本発明の電圧検出回路の検出設定電圧の自動
調整回路の具体例。第９図は、本発明の電圧検出回路の
自動調整システムの具体例。第１０図は、本発明の電圧
検出回路における調整回路の他の具体例。第１１図は、
本発明の電圧検出回路を電子時計に応用した具体例。第
１２−ａ図は、２レベルの電圧検出を行なう本発明の電
圧検出回路の具体例。第１２−ｂ図は、２レベルの電圧
検出を行なう本発明の電圧検出回路のサンプリング・ホ
ールドパルスのタイミング図。第１０図１３１・・・・
・・抵抗体、１３２・・・・・・ィンバータ、第１１図
、Ｐｆ・・・・・・発振ィンバー夕の帰還抵抗、Ｒｂ・
・・・・・発振ィンバータ出力抵抗、Ｃｏ，Ｃｃ・・…
・発振回路のコンデンサー、Ｒｒ・…・・リセット端子
ブルダウン抵抗、１４４，１４６，１５１，１５３，１
５７，１５９，１６２……インバータ、１４２，１４５
，１５５・・・・・・ナンド回路、１４９，１６１・・
・・・・アンド回路、１５０，１６０・・・・・・ノア
回路、１４７，１５２・・・・・・モーター駆動用イン
バ−夕、ｓ９・・・…豪周回路１股中９段目出力、Ｒ…
…リセット入力、第１２−ａ図、１６６…．・・インバ
ータ、１６７……ナンド回路。 多′図柊ュ図 多Ｊ‐叫幻 多３‐ｂ図 あ４‐仏四 柊４‐夕′２ 冬４‐ｃ優 あチ‐之函 弟ｓ‐仏図 豹に′ｂ図 多上′ｏｆ幻 ある図 柊７‐仏図 あっ−け函 多７‐ｏ図 多？櫨 炎了図 雄／の幻 茶／ェ−ｂ図 罫 渉 多／〆−ルー幻

Claims (1)

【特許請求の範囲】
1. １ 基準電圧回路、被検出電圧変換回路、前記基準電圧
   回路からの基準電圧と前記被検出電圧変換回路からの被
   検出電圧の変換電圧とを比較する比較回路、及び前記基
   準電圧回路の基準電圧又は前記被検出電圧変換回路の変
   換電圧の少なくとも一方を調整する調整回路よりなり、
   前記基準電圧回路は同一導電型でそれぞれ異なる閾値電
   圧を有する２つのＭＯＳトランジスタの閾値電圧の差を
   基準として発生する回路よりなり、前記比較回路はＭＯ
   Ｓトランジスタより構成される差動増巾器によつて構成
   され、前記調整回路は分圧用の分割抵抗前記分割抵抗の
   分割点を選択するためのゲート回路、及び前記ゲート回
   路を制御するための半導体記憶回路よりなる制御回路よ
   り構成されたことを特徴とする電圧検出回路。