JPS6032367A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6032367A JPS6032367A JP14300483A JP14300483A JPS6032367A JP S6032367 A JPS6032367 A JP S6032367A JP 14300483 A JP14300483 A JP 14300483A JP 14300483 A JP14300483 A JP 14300483A JP S6032367 A JPS6032367 A JP S6032367A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- active layer
- effect transistor
- drain
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 2
- 230000000415 inactivating effect Effects 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 102220014376 rs397517058 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果トランジスタの製造方法に関するもの
である０ 一色し 従来の構成とその問題点 Ｇ ａ Ａ ｓを基板として用いたショットキノくリヤ
ゲート型電界効果トランジスタ（以下ＳＢＣ，−ＦＥＴ
と略す）を例にとると、高周波帯に於けるトランジスタ
、高速デジタル回路等の集積回路の回路素子に用いられ
る。
である０ 一色し 従来の構成とその問題点 Ｇ ａ Ａ ｓを基板として用いたショットキノくリヤ
ゲート型電界効果トランジスタ（以下ＳＢＣ，−ＦＥＴ
と略す）を例にとると、高周波帯に於けるトランジスタ
、高速デジタル回路等の集積回路の回路素子に用いられ
る。
集積回路に用いられる５ＢＧ−ＦＥＴの基本構造の従来
例の断面構造を第１図ａに、平面図を第１図すに示す。
例の断面構造を第１図ａに、平面図を第１図すに示す。
半絶縁性Ｇ ａ Ａ ｓ基板１にイオン注入法を用いて
キャリヤ濃度１０ ” ’ｔ：ｍ−５．厚み０．２１Ｊ
ｍ程度のｎ型導電層からなる能動層２を所望の領域に形
成し、能動層２表面にソース３．ドレイン４となる非整
流性電極、ゲート５となるショットキ接触を設置した形
になっている。集積回路に用いる５ＢＧ−ＦＥＴの特性
として、所望のしきい値電圧（以下■ｔｈと略す）とド
レイン電流（以下”ＤＳと略す）が要望される。特に高
速、低消費電力として注目されているＧａＡｓ Ｅ／Ｄ
型集型口積回路：エンノーンスメン型ＦＥＴ （以下Ｅ
−ＦＥＴと略す）、Ｄ：デプレノション型ＦＥＴ （以
下Ｄ−ＦＥＴと略す））では、ｖｔｈとよりｓの精密な
制御が高速化。
キャリヤ濃度１０ ” ’ｔ：ｍ−５．厚み０．２１Ｊ
ｍ程度のｎ型導電層からなる能動層２を所望の領域に形
成し、能動層２表面にソース３．ドレイン４となる非整
流性電極、ゲート５となるショットキ接触を設置した形
になっている。集積回路に用いる５ＢＧ−ＦＥＴの特性
として、所望のしきい値電圧（以下■ｔｈと略す）とド
レイン電流（以下”ＤＳと略す）が要望される。特に高
速、低消費電力として注目されているＧａＡｓ Ｅ／Ｄ
型集型口積回路：エンノーンスメン型ＦＥＴ （以下Ｅ
−ＦＥＴと略す）、Ｄ：デプレノション型ＦＥＴ （以
下Ｄ−ＦＥＴと略す））では、ｖｔｈとよりｓの精密な
制御が高速化。
低消費電力化のために主要である。ｖｔｈは能動層のキ
ャリヤ濃度、厚みで決められ、ＩＤＳは能動層のキャリ
ヤ濃度、厚み、移動度、ゲート長、ゲート中で決められ
る。ＧａＡｓＥ／Ｄ型集積回路に分集積回路−ＦＥＴと
Ｄ−ＦＥＴを形成する能動層のキャリヤ濃度及び厚みを
異ならしめることにより、所望のｖｔｈを得ようとして
いる。
ャリヤ濃度、厚みで決められ、ＩＤＳは能動層のキャリ
ヤ濃度、厚み、移動度、ゲート長、ゲート中で決められ
る。ＧａＡｓＥ／Ｄ型集積回路に分集積回路−ＦＥＴと
Ｄ−ＦＥＴを形成する能動層のキャリヤ濃度及び厚みを
異ならしめることにより、所望のｖｔｈを得ようとして
いる。
移動度を一定とするとＩＤｓはｖｔｈによって決められ
る。しかしながらキャリヤ濃度、厚みの制御が困難なた
め、Ｅ−ＦＥＴのｖｔｈを所望の値にすると、Ｄ−ＦＥ
Ｔのｖｔｈが所望の値とならない。
る。しかしながらキャリヤ濃度、厚みの制御が困難なた
め、Ｅ−ＦＥＴのｖｔｈを所望の値にすると、Ｄ−ＦＥ
Ｔのｖｔｈが所望の値とならない。
そのため所望のＩＤｓが得られない。又能動層の移のＩ
ＤＳが得られない。ＧａＡｓＥ／Ｔ）型集積回路に於て
は、Ｅ−ＦＥＴ 、Ｄ−ＦＥＴのそれぞれのＩＤ５Ｏ比
を所望の値にすることが肝要であるが、上記の理由によ
り所望のよりＳを得るのが困難である。
ＤＳが得られない。ＧａＡｓＥ／Ｔ）型集積回路に於て
は、Ｅ−ＦＥＴ 、Ｄ−ＦＥＴのそれぞれのＩＤ５Ｏ比
を所望の値にすることが肝要であるが、上記の理由によ
り所望のよりＳを得るのが困難である。
発明の目的
本発明は上記の様な従来の問題に鑑み、ＦＥＴのドレイ
ン電流を制御する新しい製造方法を提供することを目的
とする。
ン電流を制御する新しい製造方法を提供することを目的
とする。
発明の構成
本発明は電界効果トランジスタの製造方法に於てドレイ
ン電流を制御するため、能動層の一部をイオン注入法を
用いて不活性化せしめることによりゲート中を短縮し所
望のゲート中にする電界効果トランジスタの製造方法を
提供するものである。
ン電流を制御するため、能動層の一部をイオン注入法を
用いて不活性化せしめることによりゲート中を短縮し所
望のゲート中にする電界効果トランジスタの製造方法を
提供するものである。
実施例の説明
Ｅ／Ｄ型Ｇ ａ Ａ ｓ集積回路の製造法を例に説明す
る。
る。
第２図は本発明の一実施例の工程の断面図、第３図は同
工程の平面図である。
工程の平面図である。
半絶縁性Ｇ ａ Ａ ｓ基板１１に適当なイオン注入用
マスクを用い、選択イオン注入法を用いて、Ｄ −ＦＥ
Ｔの活性領域１２．Ｅ−ＦＥＴの活性領域１３゜ソース
領域１４．ドレイン領域１５を形成する。
マスクを用い、選択イオン注入法を用いて、Ｄ −ＦＥ
Ｔの活性領域１２．Ｅ−ＦＥＴの活性領域１３゜ソース
領域１４．ドレイン領域１５を形成する。
イオン注入条件は、注人種としてＳｉを用い、Ｅ−ＦＥ
Ｔは１００ＫｅＶで４ Ｘ １０１２．−２． Ｄ −
Ｆ ＥＴは１５０ ＫｅＶで５ Ｘ １０１２ｃｍ−２
，ソース、ドレイン領域は１５０ＫｅＶで１０”ｃｍ−
２テある（第２図ａ。
Ｔは１００ＫｅＶで４ Ｘ １０１２．−２． Ｄ −
Ｆ ＥＴは１５０ ＫｅＶで５ Ｘ １０１２ｃｍ−２
，ソース、ドレイン領域は１５０ＫｅＶで１０”ｃｍ−
２テある（第２図ａ。
第３図ａ）。
通常の写真食刻法及び金属のリフトオフ法を用い、ソー
ス電極１６．ドレイン電極１７．ゲート電極１８を形成
する（第２図す、第３図ｂ）。ソース、ドレイン電極と
してはＡ ｕ −Ｇ ｅ用い、ゲート電極としてＰ ｔ
−Ｔ ｉ −Ａ ｕを用いた。ゲート長は１ ｐｍ
テグート巾はＤ−ＦＥＴで１０μｍ、Ｅ−ＦＥＴで２０
μｍである。Ｄ−ＦＥＴの”ｔｈ ”−１，５Ｖ 、Ｅ
−ＦＥＴはＶ （ｈ＝ −０、Ｔ Ｖ なノテ４００℃
で熱処理し、ｐｔを埋め込みｖｔｈを調節し、Ｄ−ＦＥ
ＴをＶｔｈ＝ −０，５Ｖ 、Ｅ Ｆ Ｅ ＴをＶｔｈ
＝ ０．２ Ｖとした。このときのドレイン電流ＩＤＢ
１１−１Ｄ −Ｆ Ｅ Ｔでソース、ゲート間電圧■ｇ
８＝ＯＶのときＩＤＳ （ｏｖ ）＝ １．２ｍＡ 、
Ｅ−Ｆ Ｅ ＴはＶ９８＝０．７ＶでＩＤＳ （０，
ＴＶ ） ＝３．２ ｍＡであるＯＥ／Ｉ）型Ｇ ａ
Ａ ｓ集積回路として高速、低消費電力化を図るには、
ｖｔｈは上記の値で良いが、ＩＤＳとしては、Ｄ−ＦＥ
Ｔの”ＤＳ（○Ｖ）がＥ−ＦＥＴのＩＤＳ （ｏ 、’
ｙＶ ）の約半分の値が望才しい。しかるに上記の値は
所望の値に比してＥ−ＦＥＴの電流値が約１．３倍太き
い。よりＳｅ測定することにより所望のよりｓを得るた
めのゲート中が決捷る。
ス電極１６．ドレイン電極１７．ゲート電極１８を形成
する（第２図す、第３図ｂ）。ソース、ドレイン電極と
してはＡ ｕ −Ｇ ｅ用い、ゲート電極としてＰ ｔ
−Ｔ ｉ −Ａ ｕを用いた。ゲート長は１ ｐｍ
テグート巾はＤ−ＦＥＴで１０μｍ、Ｅ−ＦＥＴで２０
μｍである。Ｄ−ＦＥＴの”ｔｈ ”−１，５Ｖ 、Ｅ
−ＦＥＴはＶ （ｈ＝ −０、Ｔ Ｖ なノテ４００℃
で熱処理し、ｐｔを埋め込みｖｔｈを調節し、Ｄ−ＦＥ
ＴをＶｔｈ＝ −０，５Ｖ 、Ｅ Ｆ Ｅ ＴをＶｔｈ
＝ ０．２ Ｖとした。このときのドレイン電流ＩＤＢ
１１−１Ｄ −Ｆ Ｅ Ｔでソース、ゲート間電圧■ｇ
８＝ＯＶのときＩＤＳ （ｏｖ ）＝ １．２ｍＡ 、
Ｅ−Ｆ Ｅ ＴはＶ９８＝０．７ＶでＩＤＳ （０，
ＴＶ ） ＝３．２ ｍＡであるＯＥ／Ｉ）型Ｇ ａ
Ａ ｓ集積回路として高速、低消費電力化を図るには、
ｖｔｈは上記の値で良いが、ＩＤＳとしては、Ｄ−ＦＥ
Ｔの”ＤＳ（○Ｖ）がＥ−ＦＥＴのＩＤＳ （ｏ 、’
ｙＶ ）の約半分の値が望才しい。しかるに上記の値は
所望の値に比してＥ−ＦＥＴの電流値が約１．３倍太き
い。よりＳｅ測定することにより所望のよりｓを得るた
めのゲート中が決捷る。
プロトンを８０ ＫｅＶで５×１０１３０−２注入した
る後３００℃で３０分間熱処理し、高抵抗ＧａＡｓ層１
９を形成し、Ｅ−ＦＥＴのゲート中を１５μｍとした（
第２図Ｃ２第３図Ｃ）。第２図Ｃの断面図は第３図Ｃの
Ａ−Ａ’線の断面である。この結果Ｅ −Ｆ Ｅ Ｔ
ノＩｐ３ （Ｖ９．＝０．７Ｖ ）＝２．４ｍＡとなり
、所望のＥ−ＦＥＴ 、Ｄ−ＦＥＴの電流比となった。
る後３００℃で３０分間熱処理し、高抵抗ＧａＡｓ層１
９を形成し、Ｅ−ＦＥＴのゲート中を１５μｍとした（
第２図Ｃ２第３図Ｃ）。第２図Ｃの断面図は第３図Ｃの
Ａ−Ａ’線の断面である。この結果Ｅ −Ｆ Ｅ Ｔ
ノＩｐ３ （Ｖ９．＝０．７Ｖ ）＝２．４ｍＡとなり
、所望のＥ−ＦＥＴ 、Ｄ−ＦＥＴの電流比となった。
プロトン注入のマスクとしては写真感光性樹脂を用いた
。プロトンの注入条件としては、能動層を貫通してプロ
トン注入層を形成することが肝要である。
。プロトンの注入条件としては、能動層を貫通してプロ
トン注入層を形成することが肝要である。
実施例では、基板としてＧ ａ Ａ ｓで説明したが、
Ｓｉ、ＩｎＰ等を用いても良い。能動層の形成にイオン
注入法を用いたが、エピタキシャル法等ヲ用いても良い
。又能動層の１部を不活性化するためプロトンをイオン
注入して高抵抗Ｇ ａ Ａ ｓ層を形成シタ力、ボロン
（Ｂ）、酸素（ｏ ） 、 りＩ’−ム（Ｃｒ） 等を
注入しても良いし、電子線照射により深い不純物準位を
形成し、能動層の一部を高紙層化しても良い。又イオン
注入マスクを用い、所望の領域のみプロトンを注入した
が、マスクレスイオン注入法を用いても良い。又ソース
、ドレイン、ゲート電極を形成した後能動層の一部を不
活性化したが、ソース、ドレイン電極のみを形成した後
能動層の一部を不活性化しても良い。又ル〇型ＧａＡｓ
集積回路で説明したが、他の集積回路例えばＤ−ＦＥＴ
からなる回路に用いても良いし、単体ＦＥＴに用いても
良い。
Ｓｉ、ＩｎＰ等を用いても良い。能動層の形成にイオン
注入法を用いたが、エピタキシャル法等ヲ用いても良い
。又能動層の１部を不活性化するためプロトンをイオン
注入して高抵抗Ｇ ａ Ａ ｓ層を形成シタ力、ボロン
（Ｂ）、酸素（ｏ ） 、 りＩ’−ム（Ｃｒ） 等を
注入しても良いし、電子線照射により深い不純物準位を
形成し、能動層の一部を高紙層化しても良い。又イオン
注入マスクを用い、所望の領域のみプロトンを注入した
が、マスクレスイオン注入法を用いても良い。又ソース
、ドレイン、ゲート電極を形成した後能動層の一部を不
活性化したが、ソース、ドレイン電極のみを形成した後
能動層の一部を不活性化しても良い。又ル〇型ＧａＡｓ
集積回路で説明したが、他の集積回路例えばＤ−ＦＥＴ
からなる回路に用いても良いし、単体ＦＥＴに用いても
良い。
発明の詳細
な説明した様に本発明はＦＥＴの能動層の一部を不活性
化することにより、グー）ｒｌｌ’を変え所望のＩＤｓ
を得るものである。これにより例えばＥ／Ｄ型Ｇ ａ
Ａ ｓ集積回路の製造に於て、Ｅ−ＦＥＴ。
化することにより、グー）ｒｌｌ’を変え所望のＩＤｓ
を得るものである。これにより例えばＥ／Ｄ型Ｇ ａ
Ａ ｓ集積回路の製造に於て、Ｅ−ＦＥＴ。
Ｄ−ＦＥＴの所望の値を得ることが出来、高速化低消費
電力化が図れその工業的価値は犬なるものである。
電力化が図れその工業的価値は犬なるものである。
第１図ａ、ｂは従来のＦＥＴの断面図、概略平面図、第
２図ａ−Ｃ，第３図ａ −Ｃは本発明の製造方法の一実
施例を示すＦＥＴの工程要部に於ける半導体装置の断面
図、平面図である。 １１・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２・・・
・・Ｄ−ＦＥＴの能動層、１３・・・・・Ｅ−ＦＥ、Ｔ
の能動層、１４・・・・・ソース領域、１５・・・・・
・ドレイン領域、１６・・・・・ソース電極、１７・・
・・・・ドレイン電極、１８− ・ゲート電極、１９・
・・・・・高抵抗半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
２図ａ−Ｃ，第３図ａ −Ｃは本発明の製造方法の一実
施例を示すＦＥＴの工程要部に於ける半導体装置の断面
図、平面図である。 １１・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２・・・
・・Ｄ−ＦＥＴの能動層、１３・・・・・Ｅ−ＦＥ、Ｔ
の能動層、１４・・・・・ソース領域、１５・・・・・
・ドレイン領域、１６・・・・・ソース電極、１７・・
・・・・ドレイン電極、１８− ・ゲート電極、１９・
・・・・・高抵抗半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 【特許請求の範囲】 （１）能動層の一部を不活性化し、ゲート巾を減少させ
ることを特徴とする電界効果トランジスタの製造方法。 ？）イオン注入法を用いて高抵抗半導体を形成し、能動
層の一部を不活性化することを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタの製造方法。 （３）半絶縁性Ｇ ａ Ａ ｓ結晶の所望の領域に能動
層を形成し、少なくともソース、ドレイン電極を設けた
後、前記ソース、ドレイン電極間の能動層の一部に高抵
抗となる注人種をイオン注入し、能動層を貫通して高抵
抗半導体層を形成することを特徴とする電界効果トラン
ジスタの製造方法。 （４）少なくともソース、ドレイン電極を設けた後ドレ
イン電流を測定し、所望のドレイン電流を得るため能動
層の一部を高抵抗半導体層とするととを特徴とする特許
請求の範囲第３項記載の電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14300483A JPS6032367A (ja) | 1983-08-03 | 1983-08-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14300483A JPS6032367A (ja) | 1983-08-03 | 1983-08-03 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032367A true JPS6032367A (ja) | 1985-02-19 |
Family
ID=15328709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14300483A Pending JPS6032367A (ja) | 1983-08-03 | 1983-08-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229308A (ja) * | 1985-07-30 | 1987-02-07 | Rohm Co Ltd | 入力切換増幅回路 |
| JPS6235576A (ja) * | 1985-08-09 | 1987-02-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US8282795B2 (en) | 2003-10-21 | 2012-10-09 | Edk Research Ag | Integrated electrolytic acting torch for the surface working of metals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012983A (ja) * | 1973-05-28 | 1975-02-10 | ||
| JPS52146185A (en) * | 1976-05-28 | 1977-12-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5459882A (en) * | 1977-09-06 | 1979-05-14 | Nat Semiconductor Corp | Method trimming semiconductor thin layer by laser |
-
1983
- 1983-08-03 JP JP14300483A patent/JPS6032367A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012983A (ja) * | 1973-05-28 | 1975-02-10 | ||
| JPS52146185A (en) * | 1976-05-28 | 1977-12-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5459882A (en) * | 1977-09-06 | 1979-05-14 | Nat Semiconductor Corp | Method trimming semiconductor thin layer by laser |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229308A (ja) * | 1985-07-30 | 1987-02-07 | Rohm Co Ltd | 入力切換増幅回路 |
| JPS6235576A (ja) * | 1985-08-09 | 1987-02-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US8282795B2 (en) | 2003-10-21 | 2012-10-09 | Edk Research Ag | Integrated electrolytic acting torch for the surface working of metals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6032367A (ja) | 電界効果トランジスタの製造方法 | |
| US5900641A (en) | Field effect semiconductor device having a reduced leakage current | |
| JPS62265769A (ja) | 電界効果トランジスタのスレツシヨルド電圧を調節する方法 | |
| US4889817A (en) | Method of manufacturing schottky gate field transistor by ion implantation method | |
| JPS6034073A (ja) | ショットキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JP3024172B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0234937A (ja) | 半導体装置の製造方法 | |
| JP3189847B2 (ja) | 化合物半導体集積回路 | |
| JPS60206075A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS59123274A (ja) | 半導体装置の製造方法 | |
| JPS6142963A (ja) | 半導体装置の製造方法 | |
| JPH01214169A (ja) | 半導体装置 | |
| JPH03280552A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61251079A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62250635A (ja) | 半導体装置の製造方法 | |
| JPS60164365A (ja) | 半導体装置の製造方法 | |
| JP3210533B2 (ja) | 電界効果トランジスタの製造方法 | |
| Ladd et al. | Low noise, 17-GHz GaAs FET with ion-implanted channel | |
| JPH0373542A (ja) | Ｇａ―Ａｓ電界効果トランジスタの製造方法 | |
| JPS59213172A (ja) | 半導体装置およびその製造方法 | |
| JPS6165478A (ja) | 電界効果トランジスタの製法 | |
| JPH0449627A (ja) | 化合物半導体装置の製造方法 | |
| JPS62126678A (ja) | 接合型電界効果トランジスタとその製造方法 | |
| JPS618917A (ja) | 半導体装置の製造方法 | |
| JPH0371641A (ja) | 電界効果トランジスタの製造方法 |