JPS6029685Y2 - totalizer - Google Patents
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- JPS6029685Y2 JPS6029685Y2 JP13762379U JP13762379U JPS6029685Y2 JP S6029685 Y2 JPS6029685 Y2 JP S6029685Y2 JP 13762379 U JP13762379 U JP 13762379U JP 13762379 U JP13762379 U JP 13762379U JP S6029685 Y2 JPS6029685 Y2 JP S6029685Y2
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Description
【考案の詳細な説明】
本考案は、入力信号電圧をパルス信号に変換し、このパ
ルス信号によりカウンタを動作させて入力信号電圧の積
算値を求めるようにした積算器の改良に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in an integrator that converts an input signal voltage into a pulse signal and operates a counter using the pulse signal to obtain an integrated value of the input signal voltage.
この種の積算器においては、入力信号電圧をその大きさ
に比例した周波数のパルス信号に変換するための電圧周
波数変換器が必要であるが、一般に工業計測では入力信
号電圧がDC1〜5vのようにベース分を有する信号と
なっているため、まず不要なベース分(1v)を消去し
、信号分(0〜4v)のみとした後電圧周波数変換を行
なっている。This type of integrator requires a voltage frequency converter to convert the input signal voltage into a pulse signal with a frequency proportional to its magnitude, but generally in industrial measurement, the input signal voltage is DC 1 to 5 V. Since the signal has a base component, first, the unnecessary base component (1v) is erased, leaving only the signal component (0 to 4v), and then voltage-frequency conversion is performed.
したがって、出力パルス信号の調整は周波数(あるいは
パルス数)の零を調整しなければならず、困難を伴ない
調整に長時間を要する欠点があった。Therefore, in order to adjust the output pulse signal, it is necessary to adjust the frequency (or the number of pulses) to zero, which has the disadvantage that the adjustment is difficult and takes a long time.
本考案は、ベース分を有する入力信号電圧をそのまま電
圧周波数変換を行い、その後ベース分に対応する周波数
との減算を2個のJKフリップフロップからなる周波数
減算器で行うようにして、上述の如き欠点を有効に除去
できる積算器を簡単な構成で実現したものである。In the present invention, an input signal voltage having a base component is directly converted into a voltage frequency, and then subtraction with the frequency corresponding to the base component is performed using a frequency subtracter consisting of two JK flip-flops. This is an integrator with a simple configuration that can effectively eliminate defects.
第1図は本考案積算器の一実施例を示す接続図である。FIG. 1 is a connection diagram showing one embodiment of the inventive integrator.
図において、1は入力端子で、例えばDC1〜5vの如
き入力信号電圧Eiが加えられる。In the figure, 1 is an input terminal to which an input signal voltage Ei such as DC 1 to 5V is applied.
2.3は各々電圧周波数変換器で、電圧周波数変換器2
は入力信号電圧Eiを入力とし、Eiの大きさに比例し
た周波数fiなるパルス信号Piを出力するものであり
、電圧周波数変換器3はEiのベース分に相当する設定
電圧Esを入力とし、Esの大きさに比例した周波数f
sなる設定パルス信号Psを出力するものである。2.3 are voltage frequency converters, respectively, voltage frequency converter 2
The voltage frequency converter 3 inputs the input signal voltage Ei and outputs a pulse signal Pi with a frequency fi proportional to the magnitude of Ei, and the voltage frequency converter 3 inputs a set voltage Es corresponding to the base of Ei, The frequency f is proportional to the magnitude of
It outputs a setting pulse signal Ps of s.
4は周波数減算器で、2個のJKフリップフロップFF
1. FF2からなっている。4 is a frequency subtracter, two JK flip-flops FF
1. Consists of FF2.
FF1. FF2のクロック端子CPには電圧周波数変
換器2の出力パルスPiが共通に加えられている。FF1. The output pulse Pi of the voltage frequency converter 2 is commonly applied to the clock terminal CP of the FF2.
またFF2のクリヤ端子CLには電圧周波数変換器3か
らの設定パルスPsが加えられている。Further, a setting pulse Ps from the voltage frequency converter 3 is applied to the clear terminal CL of the FF2.
またFF2はそのJ端子が“Httレベルに、K端子が
“Lパレベルに保たれており、端子−CPに加わるPi
の立上りで、出力端子Qが゛H゛レベルになるようにな
っている。In addition, the J terminal of FF2 is kept at the "Htt level", the K terminal is kept at the "L" level, and the Pi applied to the terminal -CP
At the rising edge of , the output terminal Q becomes ``H'' level.
FF1のJ端子とに端子はFF2の出力端子Qに共通に
接続され、FF2の出力Paが与えられる。The J terminal of FF1 and the terminal are commonly connected to the output terminal Q of FF2, and the output Pa of FF2 is applied.
よってFF1はPaが“H“レベルならばクロック端子
CPに加わるPiの立上りで出力Poが反転し、Paが
“LSIレベルならば出力Poは反転せず前の状態を保
持する。Therefore, in FF1, if Pa is at the "H" level, the output Po is inverted at the rising edge of Pi applied to the clock terminal CP, and if Pa is at the "LSI level", the output Po is not inverted and maintains the previous state.
5はカウンタで、周波数減算器4の出力パルスPoによ
って動作する。5 is a counter, which is operated by the output pulse Po of the frequency subtracter 4;
このように構成した本考案積算器の動作を以下に説明す
る。The operation of the inventive integrator constructed in this manner will be described below.
まず周波数減算器においては第2図の波形図に示すよう
に、FF2のクリア端子CLに電圧周波数変換器3の出
力パルスPsが加わると、FF2はクリヤされその出力
Paは゛L99LSIレベル。First, in the frequency subtracter, as shown in the waveform diagram of FIG. 2, when the output pulse Ps of the voltage frequency converter 3 is applied to the clear terminal CL of the FF2, the FF2 is cleared and its output Pa is at the L99LSI level.
次に電圧周波数変換器2からの出力パルスPiがFF1
. FF2のクロック端子CPに加わると、FF1にお
いてはJ端子およびに端子の入力が共に“L゛レベルあ
るので、その出力POは反転しない。Next, the output pulse Pi from the voltage frequency converter 2 is applied to FF1.
.. When applied to the clock terminal CP of FF2, the output PO of FF1 is not inverted since the inputs to the J terminal and the terminal of FF1 are both at "L" level.
一方FF2においてはPiの立上りで出力PaがH“レ
ベルになる。On the other hand, in FF2, the output Pa becomes H" level at the rising edge of Pi.
したがって電圧周波数変換器2からの出力パルスPiの
パルスが1個無視されたことになる。Therefore, one pulse of the output pulse Pi from the voltage frequency converter 2 is ignored.
引続き電圧周波数変換器2から出力パルスPiが印加さ
れれば、FF2の出力Paは゛Httレベルで、FF1
のJ端子およびに端子が共に“Hotレベルなので、F
F□の出力Poは反転する。If the output pulse Pi is continuously applied from the voltage frequency converter 2, the output Pa of FF2 is at the 'Htt level, and the output pulse Pi of FF1 is
Since the J terminal and the terminal of the F are both “Hot level”,
The output Po of F□ is inverted.
このときFF2の出力Paは変化しない。このようにし
て電圧周波数変換器3からの設定パルスPsが印加され
ると、その後電圧周波数変換器2の出力パルスPiのパ
ルスが1個無視され、出力パルス信号Poの周波数fo
は、パルスPiの周波数fiから設定パルスPsの周波
数fsを減じたものに比例する。At this time, the output Pa of FF2 does not change. When the setting pulse Ps from the voltage frequency converter 3 is applied in this way, one pulse of the output pulse Pi of the voltage frequency converter 2 is ignored, and the frequency fo of the output pulse signal Po is
is proportional to the frequency fi of the pulse Pi minus the frequency fs of the setting pulse Ps.
この関係を示したのが第3図の特性曲線で、fi=fa
のときfo=Qとなり、かつ01fi(fsでもf。The characteristic curve in Figure 3 shows this relationship, where fi=fa
When fo=Q, and 01fi (f even in fs).
=0となる。=0.
そしてfiは入力信号電圧Eiに比例しており、fSは
Eiのベース分に相当した電圧Esに比例しているので
、出力パルス信号Poの周波数f。Since fi is proportional to the input signal voltage Ei and fS is proportional to the voltage Es corresponding to the base of Ei, the frequency f of the output pulse signal Po.
は入力信号型IEEiの信号分(0〜4V)に比例した
ものとなる。is proportional to the signal component (0 to 4 V) of the input signal type IEEEi.
この出力パルス信号Poによってカウンタ5が動作する
ので、カウンタ5は入力信号電圧Eiの信号分のみを積
算することができる。Since the counter 5 is operated by this output pulse signal Po, the counter 5 can integrate only the signal of the input signal voltage Ei.
なお上述では、入力信号電圧Eiのベース分に相当する
電圧に比例した周波数fsのパルス出力を発生する手段
として電圧周波数変換器を用いる場合を例示したが、通
常工業計測においてはEiの信号分は1vであるので、
発振器を用いて発生させるようにしてもよい。Note that in the above example, a voltage frequency converter is used as a means for generating a pulse output with a frequency fs proportional to the voltage corresponding to the base component of the input signal voltage Ei, but in normal industrial measurement, the signal component of Ei is Since it is 1v,
It may also be generated using an oscillator.
また設定パルスPsのパルス幅が大きいときは、PSを
ワンショット回路等を通してパルス幅を小さくしてから
FF2のクリヤ端子CLに与えればよい。Further, when the pulse width of the setting pulse Ps is large, it is sufficient to reduce the pulse width of PS through a one-shot circuit or the like and then apply it to the clear terminal CL of the FF2.
以上説明したように本考案においては、ベース分を有す
る入力信号電圧をそのまま電圧周波数変換器でパルス信
号に変換し、その後ベース分に相当する周波数のパルス
信号との減算を2個のJKフリップフロップからなる周
波数減算器で行うようにしているので、零調整の容易な
積算器が簡単な構成で得られる。As explained above, in the present invention, the input signal voltage having a base component is directly converted into a pulse signal by a voltage frequency converter, and then subtraction with a pulse signal having a frequency corresponding to the base component is performed using two JK flip-flops. Since this is carried out using a frequency subtracter consisting of a frequency subtracter, an integrator with easy zero adjustment can be obtained with a simple configuration.
第1図は本考案積算器の一実施例を示す接続図、第2図
および第3図はその動作説明図である。
2.3・・・・・・電圧周波数変換器、4・・・・・・
周波数減算器、5・・・・・・カウンタ、FF□、FF
2・・・・・・JKフリップフロップ、Ei・・・・・
・入力信号電圧、Es・・・・・・設定電圧。FIG. 1 is a connection diagram showing one embodiment of the inventive integrator, and FIGS. 2 and 3 are diagrams illustrating its operation. 2.3...Voltage frequency converter, 4...
Frequency subtractor, 5...Counter, FF□, FF
2...JK flip-flop, Ei...
・Input signal voltage, Es...Setting voltage.
Claims (1)
に変換する電圧周波数変換器と、前記入力信号電圧のベ
ース分に相当する電圧に対応した周波数の設定パルスを
発生する回路と、第1、第2のJKフリップフロップを
有し、両フリップフロップのcp端子に前記電圧周波数
変換器からのパルス信号を共通に与え、第2のJKフリ
ップフロップのCL端子に前記設定パルス信号を与え、
かつ第2のJKフリップフロップの出力を第1のJKフ
リップフロップのJ端子とに端子に共通に与えて、第1
のJKフリップフロップの出力に前記両パルス信号の周
波数の差に応じた周波数のパルス信号を得る周波数減算
器と、この周波数減算器からの出力パルス信号によって
動作し前記入力信号電圧の信号分を積算するカウンタと
を有してなる積算器。a voltage frequency converter that converts an input signal voltage into a pulse signal with a frequency corresponding to the magnitude thereof; a circuit that generates a setting pulse with a frequency corresponding to a voltage corresponding to the base portion of the input signal voltage; a second JK flip-flop, the pulse signal from the voltage frequency converter is commonly applied to the CP terminals of both flip-flops, and the setting pulse signal is applied to the CL terminal of the second JK flip-flop;
and the output of the second JK flip-flop is commonly applied to the J terminal of the first JK flip-flop,
a frequency subtracter that obtains a pulse signal with a frequency corresponding to the difference in frequency between the two pulse signals at the output of the JK flip-flop; and a frequency subtracter that operates by the output pulse signal from this frequency subtracter and integrates the signal portion of the input signal voltage. an integrator comprising a counter for
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13762379U JPS6029685Y2 (en) | 1979-10-04 | 1979-10-04 | totalizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13762379U JPS6029685Y2 (en) | 1979-10-04 | 1979-10-04 | totalizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5654407U JPS5654407U (en) | 1981-05-13 |
JPS6029685Y2 true JPS6029685Y2 (en) | 1985-09-07 |
Family
ID=29369047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13762379U Expired JPS6029685Y2 (en) | 1979-10-04 | 1979-10-04 | totalizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6029685Y2 (en) |
-
1979
- 1979-10-04 JP JP13762379U patent/JPS6029685Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5654407U (en) | 1981-05-13 |
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