JPS60263248A - バス優先権決定回路 - Google Patents
バス優先権決定回路Info
- Publication number
- JPS60263248A JPS60263248A JP11949284A JP11949284A JPS60263248A JP S60263248 A JPS60263248 A JP S60263248A JP 11949284 A JP11949284 A JP 11949284A JP 11949284 A JP11949284 A JP 11949284A JP S60263248 A JPS60263248 A JP S60263248A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- priority
- order
- circuit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
技術分野
泡発明は、複数のプロセッサがデータ転送バスを共有す
るシステムにおいて、バス占有権の優先順位を変更する
ことができるバス優先権決定回路に関するものである。
るシステムにおいて、バス占有権の優先順位を変更する
ことができるバス優先権決定回路に関するものである。
従来技術
第２図は従来のバス優先権決定回路の構成図である。第
２図に示すように、優先順位エンコーダ５とデコーダ６
よりバス優先権決定回路が構成されている。優先順位エ
ンコーダ５は、各モジュール（プロセッサ）からこのエ
ンコーダ５へ入力されるバス使用要求信号線を８本持っ
ており、これらはバス使用要求信号ＢＲＥＱＯ〜７であ
る。これらの要求信号のうちＢ ＲＥ Ｑ ７が最上位
の優先順位を持ち、ＢＲＥＱＯが最下位である。
２図に示すように、優先順位エンコーダ５とデコーダ６
よりバス優先権決定回路が構成されている。優先順位エ
ンコーダ５は、各モジュール（プロセッサ）からこのエ
ンコーダ５へ入力されるバス使用要求信号線を８本持っ
ており、これらはバス使用要求信号ＢＲＥＱＯ〜７であ
る。これらの要求信号のうちＢ ＲＥ Ｑ ７が最上位
の優先順位を持ち、ＢＲＥＱＯが最下位である。
１つもしくはそれ以上のバス使用要求信号がＢＲＥＱ７
〜０端子に入ると、それらのうちのもつとも優先順位の
高い番号が２進値で出力ＡＢＣに現われる。これをデコ
ーダ６の入力ＡＢＣに接続し、デコーダ６からバス使用
権許可信号（ＢＰＲＮ）を出力することにより、出力し
た番号に対するモジュールのみがバスを占有できる。
〜０端子に入ると、それらのうちのもつとも優先順位の
高い番号が２進値で出力ＡＢＣに現われる。これをデコ
ーダ６の入力ＡＢＣに接続し、デコーダ６からバス使用
権許可信号（ＢＰＲＮ）を出力することにより、出力し
た番号に対するモジュールのみがバスを占有できる。
このように、従来のバス優先権決定回路においては、バ
ス占有権（バス優先順位）が固定されているため、バス
使用効率が一時的に低下するという欠点があった。
ス占有権（バス優先順位）が固定されているため、バス
使用効率が一時的に低下するという欠点があった。
例えば、ＣＰＵ７．ＭＥＭＯＲＹ８．ＦＤＣ９゜ＦＤＤ
ＩＯ，優先権決定回路１１で構成された共通データ・バ
ス・システム（第３図参照）において、ＭＥＭＯＲＹＳ
内ニＦ Ｄ Ｃ９（７）ための＝＋ｖンド・フラグ、ビ
ジー・フラグが設けられている場合に、ＣＰＵ７がＦＤ
Ｃ９より優先順位が高いときは、ＦＤＣ９によるビジー
・フラグ・クリアの作業がＣＰＵ７のビジー・チェック
動作のため、遅れるという欠点がある。また、ＦＤＣ９
がＣＰＵ７より優先順位が高いときは、ＣＰＵ７による
コマンド・ライトの作業がＦＤＣ９のコマンド・チェッ
ク動作のため、遅れるという欠点がある。
ＩＯ，優先権決定回路１１で構成された共通データ・バ
ス・システム（第３図参照）において、ＭＥＭＯＲＹＳ
内ニＦ Ｄ Ｃ９（７）ための＝＋ｖンド・フラグ、ビ
ジー・フラグが設けられている場合に、ＣＰＵ７がＦＤ
Ｃ９より優先順位が高いときは、ＦＤＣ９によるビジー
・フラグ・クリアの作業がＣＰＵ７のビジー・チェック
動作のため、遅れるという欠点がある。また、ＦＤＣ９
がＣＰＵ７より優先順位が高いときは、ＣＰＵ７による
コマンド・ライトの作業がＦＤＣ９のコマンド・チェッ
ク動作のため、遅れるという欠点がある。
目的
本発明の目的は、上記のような従来の欠点を改善し、複
数のプロセッサがデータ転送バスを共有するシステムに
おいて、バス占有権の優先順位を変更できるようにして
、その時点でバス使用要求の高いものを高順位に置くこ
とにより、バス使用！ 効率を高めることができるバス
優先権決定回路を提供することにある。
数のプロセッサがデータ転送バスを共有するシステムに
おいて、バス占有権の優先順位を変更できるようにして
、その時点でバス使用要求の高いものを高順位に置くこ
とにより、バス使用！ 効率を高めることができるバス
優先権決定回路を提供することにある。
構成
上記の目的を達成させるため１本発明のバス優先権決定
回路は、ＣＰＵを含む複数のプロセッサがデータ転送バ
スを共有するシステムにおいて、各プロセッサのバス使
用権優先順位を決定するために、ＣＰＵから送られたデ
ータをラッチするラッチ手段と、該ラッチ手段にラッチ
されたデータにより、バス使用要求信号の１つを選択し
て、該要求信号を送出したプロセッサにバス使用許可を
与える手段とを有することに特徴がある。
回路は、ＣＰＵを含む複数のプロセッサがデータ転送バ
スを共有するシステムにおいて、各プロセッサのバス使
用権優先順位を決定するために、ＣＰＵから送られたデ
ータをラッチするラッチ手段と、該ラッチ手段にラッチ
されたデータにより、バス使用要求信号の１つを選択し
て、該要求信号を送出したプロセッサにバス使用許可を
与える手段とを有することに特徴がある。
以下、本発明の構成を、実施例により説明する。
第１図は、本発明の一実施例を示すバス優先権決定回路
の構成図であり、バス優先権決定方式が１６通りに限定
されている場合の例である。
の構成図であり、バス優先権決定方式が１６通りに限定
されている場合の例である。
第１図において、１はＲＯＭ、２は４ビツト・ラッチ回
路、３はアドレス・デコーダ、４はＡＮＤ回路、ＢＲＥ
Ｑ７〜ＢＲＥＱＯは各モジュールからのバス使用要求信
号、ＢＰＲＮ７〜ＢＰＲＮＯは各モジュールへのバス使
用権許可信号である。
路、３はアドレス・デコーダ、４はＡＮＤ回路、ＢＲＥ
Ｑ７〜ＢＲＥＱＯは各モジュールからのバス使用要求信
号、ＢＰＲＮ７〜ＢＰＲＮＯは各モジュールへのバス使
用権許可信号である。
第１図において、まずＣＰＵから指定されたバス優先権
決定回路１１または、特定モジュールのアドレスをデコ
ーダ３で解読し、解読された信号とＣＰＵよりのライト
命令信号をＡＮＤ回路４に入力する。ＣＰＵより特定の
アドレス信号とライト命令信号があったときだけＡＮＤ
回路４が開き、ストローブ信号をラッチ回路２に入力す
る。
決定回路１１または、特定モジュールのアドレスをデコ
ーダ３で解読し、解読された信号とＣＰＵよりのライト
命令信号をＡＮＤ回路４に入力する。ＣＰＵより特定の
アドレス信号とライト命令信号があったときだけＡＮＤ
回路４が開き、ストローブ信号をラッチ回路２に入力す
る。
一方、ＣＰＵがら優先順位を決定するためのパターンが
データ・バスを介して送られてくる。４ビット信号のパ
ターン（”１００１０”、 ”１１０１″等の組合せ）
により０−１５の優先順位を表わしている。このパター
ンを上記のストローブ信号によりラッチ回路２にラッチ
し、ラッチ回路２からＲＯＭＩへ高位アドレス（Ａ８〜
Ａ１１）として送出する。一方、各モジュールからのバ
ス要求信号（Ｂ ＲＥ Ｑ ７〜０）は、低位アドレス
（ＡＯ〜Ａ７）としてＲＯＭ１へ入力される。
データ・バスを介して送られてくる。４ビット信号のパ
ターン（”１００１０”、 ”１１０１″等の組合せ）
により０−１５の優先順位を表わしている。このパター
ンを上記のストローブ信号によりラッチ回路２にラッチ
し、ラッチ回路２からＲＯＭＩへ高位アドレス（Ａ８〜
Ａ１１）として送出する。一方、各モジュールからのバ
ス要求信号（Ｂ ＲＥ Ｑ ７〜０）は、低位アドレス
（ＡＯ〜Ａ７）としてＲＯＭ１へ入力される。
ＲＯＭＩにおいては、あらかじめ１６通りの優先順位パ
ターン（パターン０がら１５までとする）が登録される
。例えば、″パターン０″のとき、優先順位はＢＲＥＱ
７，６，５，４，３，２，１゜０ （ＢＲＥＱ７が最上
位、ＢＲＥＱＯが最下位）、゛パターン１″のとき、Ｂ
ＲＥＱ５，６，７，４゜２．１，０．３ （ＢＲＥＱ５
が最上位、Ｂ ＲＥ Ｑ３が最下位）というように登録
される。これらの１６通りのパターンは、ＲＯＭＩに入
力された高位アドレスにより１つが選択され、その中の
バス要求信号ＢＲＥＱ７〜０の１つが低位アドレスによ
り選択される。つまり、高位と低位のアドレスが入力さ
れることにより、そのときに定められた優先順位にした
がって１つのモジュール番号が読み出され、その番号に
対応するバス使用権許可信号ＢＰＲＮ７〜Ｏが出力され
るようになっている。
ターン（パターン０がら１５までとする）が登録される
。例えば、″パターン０″のとき、優先順位はＢＲＥＱ
７，６，５，４，３，２，１゜０ （ＢＲＥＱ７が最上
位、ＢＲＥＱＯが最下位）、゛パターン１″のとき、Ｂ
ＲＥＱ５，６，７，４゜２．１，０．３ （ＢＲＥＱ５
が最上位、Ｂ ＲＥ Ｑ３が最下位）というように登録
される。これらの１６通りのパターンは、ＲＯＭＩに入
力された高位アドレスにより１つが選択され、その中の
バス要求信号ＢＲＥＱ７〜０の１つが低位アドレスによ
り選択される。つまり、高位と低位のアドレスが入力さ
れることにより、そのときに定められた優先順位にした
がって１つのモジュール番号が読み出され、その番号に
対応するバス使用権許可信号ＢＰＲＮ７〜Ｏが出力され
るようになっている。
以上の動作により、その時点で選択された優先順位パタ
ーンの優先順位の高いものからバス使用許可が与えられ
る。
ーンの優先順位の高いものからバス使用許可が与えられ
る。
第４図は、本発明の他の実施例を示すバス優先権決定・
回路の構成図である。
回路の構成図である。
第４図において、１２はラッチ・イネーブル状態を作り
出すストローブ信号発生回路、１３〜２０は３ビツト・
ラッチ回路、２１〜２８はデータ・セレクタ、２９〜３
６はデコーダである。
出すストローブ信号発生回路、１３〜２０は３ビツト・
ラッチ回路、２１〜２８はデータ・セレクタ、２９〜３
６はデコーダである。
ところで、バス優先権決定方式において、バス占有権を
要求するモジュールがＮ個あるときには、優先順位がＮ
１通りある。
要求するモジュールがＮ個あるときには、優先順位がＮ
１通りある。
例えば、８個のときは８！＝４０３２０通りとなる。
第４図に示す実施例においては、モジュールが８個、す
なわちバス優先権決定方式が４０３２０通りある例を示
している。
なわちバス優先権決定方式が４０３２０通りある例を示
している。
次に、第４図のバス優先権決定回路の動作を説明する。
３ビツト・ラッチ回路１３〜２０はあらかじめＣＰＵか
らデータ・バスを介して送られた３ビツトのデータ（モ
ジュール番号）により優先順位が決められる。すなわち
、ラッチ回路１３にラッチされたモジュール番号は最上
位、ラッチ回路２０にラッチされたモジュールは最下位
、その中間では上から下に向って優先順位が下位になる
。
らデータ・バスを介して送られた３ビツトのデータ（モ
ジュール番号）により優先順位が決められる。すなわち
、ラッチ回路１３にラッチされたモジュール番号は最上
位、ラッチ回路２０にラッチされたモジュールは最下位
、その中間では上から下に向って優先順位が下位になる
。
その場合、異なるラッチ回路に同一のモジュール番号が
重複してラッチされることのないようにする。
重複してラッチされることのないようにする。
ストローブ信号発生回路■２は、アドレス・デコーダ、
及びそのデコーダの出力とＣＰＵよりのライト命令信号
のＡＮＤ回路で構成されており、ＣＰＵより送られてき
た特定モジュールのアドレス信号とライト命令信号を入
力し、ラッチ回路１３〜．２０へのストローブ信号（ラ
ッチ・イネーブ。
及びそのデコーダの出力とＣＰＵよりのライト命令信号
のＡＮＤ回路で構成されており、ＣＰＵより送られてき
た特定モジュールのアドレス信号とライト命令信号を入
力し、ラッチ回路１３〜．２０へのストローブ信号（ラ
ッチ・イネーブ。
ル信号）を発生する。ストローブ信号を出す詳細な回路
は、第１図と同様である。
は、第１図と同様である。
まず、ＣＰＵより特定モジュールのアドレス信号とライ
ト命令信号が出力されて、これらの信号がストローブ信
号発生回路１２に入力すると、ストローブ信号発生回路
１２からラッチ回路１３〜２０にストローブ信号が出力
される。これにより、各ラッチ回路では、優先順位が最
上位となるモジュール番号がラッチ回路１３でラッチさ
れ、最下位になるモジュール番号がラッチ回路２０でラ
ッチされ・る。同様に、ラッチ回路１４，１５，１６゜
１７．１８，１９にも各モジュール番号がラッチされ、
各モジュールの優先順位が決定される。それ以後は、こ
こで決められたバス使用優先順位パターンにしたがって
データ・バスが使用されることになる。
ト命令信号が出力されて、これらの信号がストローブ信
号発生回路１２に入力すると、ストローブ信号発生回路
１２からラッチ回路１３〜２０にストローブ信号が出力
される。これにより、各ラッチ回路では、優先順位が最
上位となるモジュール番号がラッチ回路１３でラッチさ
れ、最下位になるモジュール番号がラッチ回路２０でラ
ッチされ・る。同様に、ラッチ回路１４，１５，１６゜
１７．１８，１９にも各モジュール番号がラッチされ、
各モジュールの優先順位が決定される。それ以後は、こ
こで決められたバス使用優先順位パターンにしたがって
データ・バスが使用されることになる。
データ・セレクタ２１〜２８においては、ラッチの状態
に従がってバス使用要求信号（ＢＲＥＱ７〜ＢＲＥＱＯ
）がセレクトされる。すなわち、ラッチの優先順位に従
がって、データ・セレクタ２１〜２８の優先順位も決ま
る。つまり、データ・セレクタ２１が最上位であり、デ
ータ・セレクタ２８が最下位となっている。デコーダも
同様にデコーダ２９が最上位であり、デコーダ３６が最
下位となっている。それらの間のデータ・セレクタ２２
〜２７とデコーダ３０〜３５の優先順位は上方から下方
に向って上位から下位になっている。
に従がってバス使用要求信号（ＢＲＥＱ７〜ＢＲＥＱＯ
）がセレクトされる。すなわち、ラッチの優先順位に従
がって、データ・セレクタ２１〜２８の優先順位も決ま
る。つまり、データ・セレクタ２１が最上位であり、デ
ータ・セレクタ２８が最下位となっている。デコーダも
同様にデコーダ２９が最上位であり、デコーダ３６が最
下位となっている。それらの間のデータ・セレクタ２２
〜２７とデコーダ３０〜３５の優先順位は上方から下方
に向って上位から下位になっている。
そして、ラッチ回路１３〜２０からデータ・セレクタ２
１〜２８およびデコーダ２９〜３６に対し、決定された
優先順位のモジュール番号が出力される。
１〜２８およびデコーダ２９〜３６に対し、決定された
優先順位のモジュール番号が出力される。
例えば、３ビツト・ラッチ回路１３〜２０において、最
上位のラッチ回路１３に３ビツト・データ”１０１”
（ＢＲＥＱ５）がラッチされており。
上位のラッチ回路１３に３ビツト・データ”１０１”
（ＢＲＥＱ５）がラッチされており。
他のラッチ回路１４〜２０にも順次−＋ｔｔ□＃＋（Ｂ
ＲＥＱ６）−“１１１” （ＢＲＥＱ７）、”０００”
（ＢＲＥＱＯ）、”００１” （ＢＲＥＱｌ）、′０１
０″（ＢＲＥＱ２） 、”０１１” （ＢＲＥＱ３）、
最下位に“ｌ ００” （ＢＲＥＱ４）がラッチされて
いるものとする。
ＲＥＱ６）−“１１１” （ＢＲＥＱ７）、”０００”
（ＢＲＥＱＯ）、”００１” （ＢＲＥＱｌ）、′０１
０″（ＢＲＥＱ２） 、”０１１” （ＢＲＥＱ３）、
最下位に“ｌ ００” （ＢＲＥＱ４）がラッチされて
いるものとする。
この場合、バス使用要求信号のＢＲＥＱ５とＢＲＥＱ７
が同時に入力すると、バス使用要求信号ＢＲＥＱ５は、
優先順位が最上位であるため、データ・セレクタ２１に
セレクトされる。また、バス使用要求信号ＢＲＥＱ７は
優先順位が最上位から３番目のため、データ・セレクタ
２３にセレクトされる。ＢＲＥＱ５がデータ・セレクタ
２１にセレクトされた瞬間に、アウト・プツト禁止信号
をＷ端子から出力するので、データ・セレクタ２２〜２
８はアウト・プツト禁止となる。これによって、・ＢＲ
ＥＱ７も当然アウト・プツト禁止となる。次に、データ
・セレクタ２１のＹ端子からデコーダ２９に信号を出力
することにより、デコーダ２９は端子ＡＢＣに入力して
いるモジュール番号をデコードして、デコーダ２９から
バス使用許可信号ＢＲＥＱ５を出す。ＢＲＥＱ５がバス
の使用を終了した後、ＢＲＥＱ７が連続して要求を出し
ていた場合には、データ・セレクタ２３にセレクトされ
たＢＲＥＱ７は、上位のデータ・セレクタ２１．２２に
ＢＲＥＱ５，６が入力されていないため、データ・セレ
クタ２３からデコーダ３１に信号を出力することにより
、デコーダ３１からバス使用許可信号ＢＲＥＱ７が出力
されて、バス使用許可となる。
が同時に入力すると、バス使用要求信号ＢＲＥＱ５は、
優先順位が最上位であるため、データ・セレクタ２１に
セレクトされる。また、バス使用要求信号ＢＲＥＱ７は
優先順位が最上位から３番目のため、データ・セレクタ
２３にセレクトされる。ＢＲＥＱ５がデータ・セレクタ
２１にセレクトされた瞬間に、アウト・プツト禁止信号
をＷ端子から出力するので、データ・セレクタ２２〜２
８はアウト・プツト禁止となる。これによって、・ＢＲ
ＥＱ７も当然アウト・プツト禁止となる。次に、データ
・セレクタ２１のＹ端子からデコーダ２９に信号を出力
することにより、デコーダ２９は端子ＡＢＣに入力して
いるモジュール番号をデコードして、デコーダ２９から
バス使用許可信号ＢＲＥＱ５を出す。ＢＲＥＱ５がバス
の使用を終了した後、ＢＲＥＱ７が連続して要求を出し
ていた場合には、データ・セレクタ２３にセレクトされ
たＢＲＥＱ７は、上位のデータ・セレクタ２１．２２に
ＢＲＥＱ５，６が入力されていないため、データ・セレ
クタ２３からデコーダ３１に信号を出力することにより
、デコーダ３１からバス使用許可信号ＢＲＥＱ７が出力
されて、バス使用許可となる。
バス使用要求信号（Ｂ ＲＥ Ｑ）が同時に３個以上入
力したときも同様な方法で、バス優先権を決定できる。
力したときも同様な方法で、バス優先権を決定できる。
また、バス優先権を変更したいときは、ＣＰＵよりアド
レス信号とライト命令信号をストローブ信号発生回路１
２に送り、データ・バスを介し別の３ビツト・パターン
を順次送って、３ビツト・ラッチ回路１３〜２０のデー
タを切換えることにより、実現できる。これにより、バ
ス使用権優先順位を４０３２０通り切換えることが可能
となる。
レス信号とライト命令信号をストローブ信号発生回路１
２に送り、データ・バスを介し別の３ビツト・パターン
を順次送って、３ビツト・ラッチ回路１３〜２０のデー
タを切換えることにより、実現できる。これにより、バ
ス使用権優先順位を４０３２０通り切換えることが可能
となる。
本実施例では、バス優先権（バス占有権）を要求するモ
ジュールが８個の場合について示したが。
ジュールが８個の場合について示したが。
それ以外、たとえば、モジュールが４個とか７個の場合
はそのままの構成で、モジュール９個以上の場合は、ハ
ードウェアを一部追加することによりバス占有権の優先
順位を変更することができる。
はそのままの構成で、モジュール９個以上の場合は、ハ
ードウェアを一部追加することによりバス占有権の優先
順位を変更することができる。
効果
以上特明したように１本発明によれば、複数のプロセッ
サがデータ転送バスを共有するシステムにおいて、バス
占有権の優先順位を変更することができるようになるた
め、その都度、バス使用要求の高いものを高順位に置き
、バス使用効率を高めることができる。
サがデータ転送バスを共有するシステムにおいて、バス
占有権の優先順位を変更することができるようになるた
め、その都度、バス使用要求の高いものを高順位に置き
、バス使用効率を高めることができる。
第１図は本発明の一実施例を示すバス優先権決定回路の
構成図、第２図は従来のバス優先権決定回路の・構成図
、第３図は共通データ・バス・システムにおける優先権
決定回路の構成図、第４図は本発明の他の実施例を示す
バス優先権決定回路の構成図である。
構成図、第２図は従来のバス優先権決定回路の・構成図
、第３図は共通データ・バス・システムにおける優先権
決定回路の構成図、第４図は本発明の他の実施例を示す
バス優先権決定回路の構成図である。
Claims (1)
- ＣＰ、Ｕを含む複数のプロセッサがデータ転送バスを共
有するシステムにおいて、各プロセッサのバス使用権優
先順位を決定するために、ＣＰＵから送られたデータを
ラッチするラッチ手段と、該ラッチ手段にラッチされた
データにより、バス使用要求信号の１つを選択して、該
要求信号を送出したプロセッサにバス使用許可を与える
手段とを有することを特徴とするバス優先権決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11949284A JPS60263248A (ja) | 1984-06-11 | 1984-06-11 | バス優先権決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11949284A JPS60263248A (ja) | 1984-06-11 | 1984-06-11 | バス優先権決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263248A true JPS60263248A (ja) | 1985-12-26 |
Family
ID=14762604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11949284A Pending JPS60263248A (ja) | 1984-06-11 | 1984-06-11 | バス優先権決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108557A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | バス交換器 |
| JPH05143526A (ja) * | 1991-11-20 | 1993-06-11 | Koufu Nippon Denki Kk | バス調停回路 |
-
1984
- 1984-06-11 JP JP11949284A patent/JPS60263248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108557A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | バス交換器 |
| JPH05143526A (ja) * | 1991-11-20 | 1993-06-11 | Koufu Nippon Denki Kk | バス調停回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4594657A (en) | Semaphore for memory shared by two asynchronous microcomputers | |
| US4326250A (en) | Data processing apparatus with serial and parallel priority | |
| US4380798A (en) | Semaphore register including ownership bits | |
| US5751976A (en) | Bus system for use with information processing apparatus | |
| US3959775A (en) | Multiprocessing system implemented with microprocessors | |
| US4423384A (en) | Asynchronous multi-port arbiter | |
| JPH039492B2 (ja) | ||
| US4251879A (en) | Speed independent arbiter switch for digital communication networks | |
| US6141713A (en) | Bus arbitrator with a hierarchical control structure | |
| US5142682A (en) | Two-level priority arbiter generating a request to the second level before first-level arbitration is completed | |
| JPS6142306B2 (ja) | ||
| US4611275A (en) | Time sharing device for access to a main memory through to a single bus connected between a central computer and a plurality of peripheral computers | |
| JPS6259495A (ja) | 通信接続スイッチの優先処理手順を修正する方法 | |
| US4752872A (en) | Arbitration device for latching only the highest priority request when the common resource is busy | |
| JPS60183669A (ja) | メモリ制御装置 | |
| JPS60263248A (ja) | バス優先権決定回路 | |
| EP0192209B1 (en) | Address contention arbitrator for multi-port memories | |
| GB2215874A (en) | Arbitration system | |
| JP3182906B2 (ja) | マイクロコンピュータ | |
| JPH0330175B2 (ja) | ||
| JPS6143362A (ja) | 集積回路装置 | |
| JPS6344242A (ja) | マイクロプロセツサ | |
| JP3275975B2 (ja) | インターフェイス回路 | |
| JPS61202246A (ja) | メモリアクセス制御方式 | |
| JP2697420B2 (ja) | データ書込み装置 |