JPS60262441A - 集積回路の設計法 - Google Patents
集積回路の設計法Info
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- JPS60262441A JPS60262441A JP11774284A JP11774284A JPS60262441A JP S60262441 A JPS60262441 A JP S60262441A JP 11774284 A JP11774284 A JP 11774284A JP 11774284 A JP11774284 A JP 11774284A JP S60262441 A JPS60262441 A JP S60262441A
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- JP
- Japan
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- cells
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- integrated circuit
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- Pending
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- 230000037430 deletion Effects 0.000 claims description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路の設計法に関し、特にマスタースライ
ス型の設計法で作成した集積回路の設計法に関する。
ス型の設計法で作成した集積回路の設計法に関する。
（従来の技術）
従来、マスタースライス型集積回路の設計は。
第２図に示したように、あらかじめ一定の領域に規則正
しく水平方向と垂直方向に基本セル１１ｉｌ−配列して
おき、この基本セル配列を用いて、所望の論理回路を得
るという方法によって行われている。
しく水平方向と垂直方向に基本セル１１ｉｌ−配列して
おき、この基本セル配列を用いて、所望の論理回路を得
るという方法によって行われている。
この設計法によると非常に短い期間で設計できる利点が
あるが、設計された集積回路の大きさは所望の論理回路
の大きさに関係なく用いられた基本セル配列の大きさに
よって決定されていた。従って、所望の論理回路の機能
を確認した後に量産する品種に関しては、その論理回路
の規模に見合った大きさの集積回路を再設計しなければ
ならない。
あるが、設計された集積回路の大きさは所望の論理回路
の大きさに関係なく用いられた基本セル配列の大きさに
よって決定されていた。従って、所望の論理回路の機能
を確認した後に量産する品種に関しては、その論理回路
の規模に見合った大きさの集積回路を再設計しなければ
ならない。
そのために、初めから配置配線をやす而すのでは。
開発期間が長くなり、かつ先に実現した論理回路の特性
と大きく隔り音生じる恐れがあるという欠点がある。
と大きく隔り音生じる恐れがあるという欠点がある。
（発明の目的）
本発明の目的は、上記欠点全除去し、所望の論理回路全
実現でき、しかもチップ面積全縮小できる集積回路の設
計法を提供することにある。
実現でき、しかもチップ面積全縮小できる集積回路の設
計法を提供することにある。
（発明の構成）
本発明の集積回路の設計法は、基本セル全水平方向及び
垂直方向に規則的に繰返し配列したマスタースライス全
設計する手順と、前記マスタースライスに対して電子計
算機の援用処理によって所望の論理回路全構成するよう
に配線設計する手順と、前記マスタースライス中の使用
されなかった基本セルを削除し、削除により生ずる空領
域に使用された基本セルを詰める手順とを含んで構成さ
れる〇 （実施例） 次に、本発明の実施例について図面葡用いて訝１明する
。
垂直方向に規則的に繰返し配列したマスタースライス全
設計する手順と、前記マスタースライスに対して電子計
算機の援用処理によって所望の論理回路全構成するよう
に配線設計する手順と、前記マスタースライス中の使用
されなかった基本セルを削除し、削除により生ずる空領
域に使用された基本セルを詰める手順とを含んで構成さ
れる〇 （実施例） 次に、本発明の実施例について図面葡用いて訝１明する
。
第１図（ａ）、 （ｂ）は本発明の一実施例を説明する
ためのレイアウト図である。
ためのレイアウト図である。
まず、第１図（ａ）に示すように、半導体チップに相当
する領域１０全設定し、基本セルを水平方向及び垂直方
向に規則的に配列する。そして、電子計算機全援用して
配線設計全行ない、所望の論理回路を構成する。第１図
（ａ）ＶＣおいて、２は使用した基本セル、３は使用し
なかった基本セルを表わす０配線設計において、使用す
る基本セル２はできるだけ領域１０の中央部に位置する
ようにする。
する領域１０全設定し、基本セルを水平方向及び垂直方
向に規則的に配列する。そして、電子計算機全援用して
配線設計全行ない、所望の論理回路を構成する。第１図
（ａ）ＶＣおいて、２は使用した基本セル、３は使用し
なかった基本セルを表わす０配線設計において、使用す
る基本セル２はできるだけ領域１０の中央部に位置する
ようにする。
次に、第１図（ｂ）に示すように、使用しなかった基本
セル３を削除し、削除によって生ずる空領域に使用する
基本セル２會詰める。その結果、図示するようにチップ
面積に相当する領域１０′のように小さくなる。使用し
なかった基本セル３の削除及び空領域への詰込みも電子
計算機音用いて行うことができる。このようにすると、
半導体チップの面積を縮小することができる。
セル３を削除し、削除によって生ずる空領域に使用する
基本セル２會詰める。その結果、図示するようにチップ
面積に相当する領域１０′のように小さくなる。使用し
なかった基本セル３の削除及び空領域への詰込みも電子
計算機音用いて行うことができる。このようにすると、
半導体チップの面積を縮小することができる。
（発明の効果）
以上説明したように、本発明は、マスタースライス型集
積回路の設計において、所望の論理回路全設計した後、
使用しなかった基本セル？削除し、削除によって生ずる
空領域全使用する基本セルで １詰めるようにしたので
、チップ面積全縮小できるという効果全有する。
積回路の設計において、所望の論理回路全設計した後、
使用しなかった基本セル？削除し、削除によって生ずる
空領域全使用する基本セルで １詰めるようにしたので
、チップ面積全縮小できるという効果全有する。
第１図（ａ）、 （ｂ）は本発明の一実施例を説明する
ためのレイアウト図、第２図は従凍のマスタースライス
型集積回路設計における基本セルの配列上水すレイアウ
ト図である。 １・・・基本セル、２・・・使用する基本セル、３・・
・使用しなかった基本セル、１０．１０’・・・半導体
チップに相当する領域。 ５− ｔ（１） （め ｙｆ５１図 刑？図
ためのレイアウト図、第２図は従凍のマスタースライス
型集積回路設計における基本セルの配列上水すレイアウ
ト図である。 １・・・基本セル、２・・・使用する基本セル、３・・
・使用しなかった基本セル、１０．１０’・・・半導体
チップに相当する領域。 ５− ｔ（１） （め ｙｆ５１図 刑？図
Claims (1)
- 基本セルを水平方向及び垂直方向に規則的に繰返し配列
したマスタースライス全設計する手順と、前記マスター
スライスに対して電子計算機の援用処理によって所望の
論理回路全構成するように配線設計する手順と、前記マ
スタースライス中の使用されなかった基本セル全削除し
、削除により生ずる空領域に使用された基本セルを詰め
る手順と會含むことを特徴とする集積回路の設計Ｉ法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11774284A JPS60262441A (ja) | 1984-06-08 | 1984-06-08 | 集積回路の設計法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11774284A JPS60262441A (ja) | 1984-06-08 | 1984-06-08 | 集積回路の設計法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262441A true JPS60262441A (ja) | 1985-12-25 |
Family
ID=14719177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11774284A Pending JPS60262441A (ja) | 1984-06-08 | 1984-06-08 | 集積回路の設計法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262441A (ja) |
-
1984
- 1984-06-08 JP JP11774284A patent/JPS60262441A/ja active Pending
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