JPS60260160A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60260160A JPS60260160A JP11685284A JP11685284A JPS60260160A JP S60260160 A JPS60260160 A JP S60260160A JP 11685284 A JP11685284 A JP 11685284A JP 11685284 A JP11685284 A JP 11685284A JP S60260160 A JPS60260160 A JP S60260160A
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- isolation diffusion
- layer
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置に係り、特に、ツェナダイオード
を備えた半導体装置に関する。
を備えた半導体装置に関する。
（ロ）従来技術
通常、バイポーラ型の半導体基板に形成されるツェナダ
イオードは、プレーナ型トランジスタのエミッタおよび
ヘースを利用している。
イオードは、プレーナ型トランジスタのエミッタおよび
ヘースを利用している。
そして例えば、前記ツェナダイオードは、へ−大領域よ
りエミッタ領域が小さいために、Ｐ−Ｎ接合面の端部が
基板界面に露出する。即ちこの端部でもってツェナ電圧
特性が定められている。
りエミッタ領域が小さいために、Ｐ−Ｎ接合面の端部が
基板界面に露出する。即ちこの端部でもってツェナ電圧
特性が定められている。
しかして、前記Ｐ−Ｎ接合面の端部が外部がらの汚染等
の影響を受けやすいので、パシベーション膜を形成して
いる。
の影響を受けやすいので、パシベーション膜を形成して
いる。
このパシベーション膜には、ガラスパシベーションおよ
び窒化膜パシベーションの二種類がある。
び窒化膜パシベーションの二種類がある。
しかしながら、前記各パシベーション膜を形成しても外
部からの汚染の影響を完全に防止することができない事
。また、パシベーションを形成する事により、前記ツェ
ナダイオードのツェナ電圧がドリフトするという問題を
生じる。
部からの汚染の影響を完全に防止することができない事
。また、パシベーションを形成する事により、前記ツェ
ナダイオードのツェナ電圧がドリフトするという問題を
生じる。
従って、製品としての信頼性の低下を招（。
（ハ）目的
本発明は、ツェナ電圧のドリフトをなくして安定なツェ
ナダイオードを備えた半導体装置を提供することを目的
としている。
ナダイオードを備えた半導体装置を提供することを目的
としている。
さらに、製品としての信頼性の向上を図る半導体装置を
も提供することを目的としている。
も提供することを目的としている。
（ニ）構成
本発明に係る半導体装置は、ツェナダイオードを備えた
半導体装置において、一方の上部分離拡散層と他方の上
部分離拡散層とを下部分離拡散層でもって接続し、前記
一方の上部分離拡散層の表面にこれと逆極性で、かつ、
前記上部分離拡散層よりも面積の大きい高濃度不純物層
を拡散し、前記高濃度不純物層と前記他方の上部分離拡
散層との表面にそれぞれ電極を形成したことを特徴とす
る。
半導体装置において、一方の上部分離拡散層と他方の上
部分離拡散層とを下部分離拡散層でもって接続し、前記
一方の上部分離拡散層の表面にこれと逆極性で、かつ、
前記上部分離拡散層よりも面積の大きい高濃度不純物層
を拡散し、前記高濃度不純物層と前記他方の上部分離拡
散層との表面にそれぞれ電極を形成したことを特徴とす
る。
（ボ）実施例
第１図は本発明に係る半導体装置を略示した断面図であ
る。
る。
１はＰ型のシリコン基板からなる半導体基板、２はＰ中
型の下部分離拡散層、３はＮ型のエピタキシャル層、４
ａ、４ｂは半導体基板１に形成された各素子を分離する
ためのＰ中型の上部分離拡散層であり、前記下部分離拡
散層２と接続され直流電流の抵抗分を抑えている。
型の下部分離拡散層、３はＮ型のエピタキシャル層、４
ａ、４ｂは半導体基板１に形成された各素子を分離する
ためのＰ中型の上部分離拡散層であり、前記下部分離拡
散層２と接続され直流電流の抵抗分を抑えている。
５はＮ十型の高濃度不純物層であり、前記上部分離拡散
層４ａよりも面積を大きく形成して、前記上部分離拡散
１ｉｔ４ａの内部にＰ−Ｎ接合面を形成している。
層４ａよりも面積を大きく形成して、前記上部分離拡散
１ｉｔ４ａの内部にＰ−Ｎ接合面を形成している。
６は前記高濃度不純物層５と上部分離拡散層４ｂとを除
く基板１の表面に形成されるシリコン酸化膜である。
く基板１の表面に形成されるシリコン酸化膜である。
７はアルミニウム等からなる電極であり、前記高濃度不
純物Ｎ５と上部分離拡散Ｊｉｔｔ４ｂとの表面に蒸着形
成されている。
純物Ｎ５と上部分離拡散Ｊｉｔｔ４ｂとの表面に蒸着形
成されている。
次に本発明に係る半導体装置の製造工程を第２図に従っ
て以下説明する。尚、説明の都合上トランジスタ素子も
同時に形成するものとして説明する。
て以下説明する。尚、説明の都合上トランジスタ素子も
同時に形成するものとして説明する。
第２図は半導体装置の製造工程を略示した説明図である
。
。
＋ａｌ Ｐ型の半導体基板１の表面にシリコン酸化膜９
を形成した後、埋め込み拡散層を形成する部分の前記シ
リコン酸化膜９をエツチングし、これをマスクとしてＮ
十型の不純物をイオン打込みする。
を形成した後、埋め込み拡散層を形成する部分の前記シ
リコン酸化膜９をエツチングし、これをマスクとしてＮ
十型の不純物をイオン打込みする。
この後、熱処理して埋め込み拡散層１０を形成する。
（ｂｌ さらに下部分離拡散層２．１１を形成する部分
の前記シリコン酸化膜９をエツチングし、これをマスク
としてＰ中型の不純物をイオン打込みする。
の前記シリコン酸化膜９をエツチングし、これをマスク
としてＰ中型の不純物をイオン打込みする。
（Ｃ１前記シリコン酸化膜９を除去して、基板１０表面
にＮ型のエピタキシャル層３を成長させる。
にＮ型のエピタキシャル層３を成長させる。
（ｄ＋ 前記基板１の表面に再度シリコン酸化膜１２を
形成して上部分離拡散層４ａ、４ｂ、１５を形成する部
分の前記シリコン酸化膜１２をエツチングし、この表面
にＰ中型の不純物１３を塗布する。
形成して上部分離拡散層４ａ、４ｂ、１５を形成する部
分の前記シリコン酸化膜１２をエツチングし、この表面
にＰ中型の不純物１３を塗布する。
（ｅ） 熱処理することにより、ツェナダイオード素子
の上部分離拡散層４ａ、４ｂと下部分離拡散層２とをそ
れぞれ接続形成すると共に、トランジスタ素子のアイラ
ンドを形成する上部分離拡散層１５と下部分離拡散層１
１とを接続形成して、ツェナダイオード素子およびトラ
ンジスタ素子の領域を分離する。そして前記シリコン酸
化膜１２を除去する。
の上部分離拡散層４ａ、４ｂと下部分離拡散層２とをそ
れぞれ接続形成すると共に、トランジスタ素子のアイラ
ンドを形成する上部分離拡散層１５と下部分離拡散層１
１とを接続形成して、ツェナダイオード素子およびトラ
ンジスタ素子の領域を分離する。そして前記シリコン酸
化膜１２を除去する。
（ｆ） エピタキシャル層３の表面に再度シリコン酸化
膜６を形成して、トランジスタ素子のベース層１６を形
成する部分の前記シリコン酸化膜６をエツチングし、こ
れをマスクとしてＰ中型の不純物をイオン打込みする。
膜６を形成して、トランジスタ素子のベース層１６を形
成する部分の前記シリコン酸化膜６をエツチングし、こ
れをマスクとしてＰ中型の不純物をイオン打込みする。
ｆｇｌ 熱処理してベース層１６を拡散すると共に、シ
リコン酸化膜６を前記パターニングされた部分に成長さ
せる。次にエミッタＦｉｉ１７、コレクタ層１８、高濃
度不純物層５を形成する部分の前記シリコン酸化膜６を
エツチングし、これをマスクとしてＮ＋型の不純物をイ
オン打込みする。
リコン酸化膜６を前記パターニングされた部分に成長さ
せる。次にエミッタＦｉｉ１７、コレクタ層１８、高濃
度不純物層５を形成する部分の前記シリコン酸化膜６を
エツチングし、これをマスクとしてＮ＋型の不純物をイ
オン打込みする。
（ｈｌ 熱処理することによりトランジスタ素子のエミ
ツタ層１７とコレクタ層１８およびダイオード素子の高
濃度不純物層５を拡散させると共に、前記パターニング
された部分に再度シリコン酸化膜６を成長させる。
ツタ層１７とコレクタ層１８およびダイオード素子の高
濃度不純物層５を拡散させると共に、前記パターニング
された部分に再度シリコン酸化膜６を成長させる。
（ｉ） 高濃度不純物層５、上部分離拡散層４ｂ、ベー
ス層１６、エミツタ層１７、コレク列引８の表面のシリ
コン酸化膜６をエツチングして、ここにアルミニウム等
の電極７を蒸着形成した後、基板表面に窒化膜等のパシ
ベーション膜８を形成する。
ス層１６、エミツタ層１７、コレク列引８の表面のシリ
コン酸化膜６をエツチングして、ここにアルミニウム等
の電極７を蒸着形成した後、基板表面に窒化膜等のパシ
ベーション膜８を形成する。
（へ）効果
本発明に係る半導体装置は、上部分離拡散層の表面にこ
の上部分離拡散層よりも大きい面積の高濃度不純物層を
形成して、前記上部分離拡散層内部でＰ−Ｎ接合させて
ツェナ電圧特性を定めている。
の上部分離拡散層よりも大きい面積の高濃度不純物層を
形成して、前記上部分離拡散層内部でＰ−Ｎ接合させて
ツェナ電圧特性を定めている。
従って、外廓からの汚染等の影響を受けないので、ツェ
ナダイオード素子のツェナ電圧のドリフトを防止するこ
とができる。
ナダイオード素子のツェナ電圧のドリフトを防止するこ
とができる。
また、上述したように製造しているので、従来からの製
造プロセスを利用することができる結果、第１図は本発
明に係る半導体装置を略示した断面図、第２図は本発明
に係る半導体装置の製造方法を略示した説明図である。
造プロセスを利用することができる結果、第１図は本発
明に係る半導体装置を略示した断面図、第２図は本発明
に係る半導体装置の製造方法を略示した説明図である。
１ ・・・半導体基板、２ ・・・下部分離拡散層、４
ａ、４ｂ・・・上部分離拡散層、５ ・・・高濃度不純
物層、７ ・・・電極。
ａ、４ｂ・・・上部分離拡散層、５ ・・・高濃度不純
物層、７ ・・・電極。
特許出願人 ローム株式会社
代理人 弁理士 大 西 孝 治
（ａ）
２７７−
第２図（て０１）
第２図〔ぞの２）
＝２７８−
Claims (1)
- （１）ツェナダイオードを備えた半導体装置において、
一方の上部分離拡散層と他方の上部分離拡散層とを下部
分離拡散層でもって接続し、前記一方の上部分離拡散層
の表面にこれと逆極性で、かつ、前記上部分離拡散層よ
りも面積の大きい高濃度不純物層を拡散し、前記高濃度
不純物層と前記他方の上部分離拡散層との表面にそれぞ
れ電極を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11685284A JPS60260160A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11685284A JPS60260160A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260160A true JPS60260160A (ja) | 1985-12-23 |
Family
ID=14697216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11685284A Pending JPS60260160A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260160A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134983A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Surface breakdown zener diode |
| JPS57207380A (en) * | 1981-06-16 | 1982-12-20 | Rohm Co Ltd | Zener diode |
-
1984
- 1984-06-06 JP JP11685284A patent/JPS60260160A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134983A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Surface breakdown zener diode |
| JPS57207380A (en) * | 1981-06-16 | 1982-12-20 | Rohm Co Ltd | Zener diode |
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