KR20170110980A - 광 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 광 트랜지스터는 제1 도전형의 기판, 상기 기판 상에 위치하는 제1 에피층, 상기 제1 에피층 상에 위치하는 제2 도전형의 베이스층, 상기 베이스층의 가장자리를 둘러싸고 위치하는 제1 도전형의 둘레층, 상기 베이스층의 일부에 위치하는 제1 도전형의 이미터층, 상기 베이스층과 접촉하는 베이스 전극, 상기 이미터층과 접촉하는 이미터 전극을 포함한다.

Description

광 트랜지스터 및 그 제조 방법{PHOTO TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 개시는 광 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 광 트랜지스터는 외부에서 입력되는 광이 전류로 변환되어 증폭되는 특성으로 출력 전류를 얻을 수 있다. 광 트랜지스터는 포토 다이오드에 비해 응답속도는 떨어지지만, 입력된 광이 전류로 변환 증폭되어 출력으로 나타나기 때문에 감도가 좋아 빛 센서로 이용될 수 있다. 또한, 광 트랜지스터 소자의 특성은 증폭률, 누설전류, 응답속도, 항복전압 등에 있으며, 각 특성을 고려하여 응용분야에 적절하게 사용되도록 재료나 공정 방법이 다양하게 존재하고 있다.
실시예들은 베이스층의 도핑 농도 및 베이스 정션 깊이의 산포가 작은 광 트랜지스터를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 광 트랜지스터는 제1 도전형의 기판, 상기 기판 상에 위치하는 제1 에피층, 상기 제1 에피층 상에 위치하는 제2 도전형의 베이스층, 상기 베이스층의 가장자리를 둘러싸고 위치하는 제1 도전형의 둘레층, 상기 베이스층의 일부에 위치하는 제1 도전형의 이미터층, 상기 베이스층과 접촉하는 베이스 전극, 상기 이미터층과 접촉하는 이미터 전극을 포함한다.
상기 둘레층의 도핑 농도는 상기 기판의 도핑 농도 보다 낮을 수 있고, 상기 이미터층의 도핑 농도 보다 낮을 수 있다.
상기 기판의 도핑 농도는 상기 이미터층의 도핑 농도 보다 클 수 있다.
상기 둘레층의 두께는 상기 베이스층의 두께와 같을 수 있다.
상기 둘레층의 두께는 2μm이상 6μm이하일 수 있다.
상기 둘레층의 가장자리를 둘러싸고 위치하는 제1 도전형의 차단층을 더 포함할 수 있다.
상기 차단층의 도핑 농도는 상기 둘레층의 도핑 농도보다 클 수 있다.
본 발명의 일 실시예에 따른 광 트랜지스터 제조 방법은 제1 도전형의 기판 상에 에피택셜 성장으로 제1 에피층을 성장하여 웨이퍼를 형성하는 단계, 상기 웨이퍼 상에 에피택셜 성장으로 제2 도전형의 제2 에피층을 성장하는 단계, 상기 제2 에피층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 베이스층을 형성하는 단계, 상기 베이스층의 일부에 제1 도전형의 이미터층을 형성하는 단계, 상기 베이스층과 접촉하도록 베이스 전극을 형성하는 단계, 상기 이미터층과 접촉하도록 이미터 전극을 형성하는 단계 및 상기 웨이퍼를 사이에 두고 상기 베이스층과 마주 보도록 상기 웨이퍼의 일면에 콜렉터 전극을 형성하는 단계를 포함한다.
상기 베이스층을 형성하는 단계는 상기 제2 에피층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 둘레층을 형성한 뒤 열처리를 진행하여 형성할 수 있다.
상기 둘레층은 상기 기판 및 상기 이미터층의 도핑 농도 보다 낮도록 도핑될 수 있다.
상기 이미터층은 상기 기판보다 도핑 농도가 낮도록 도핑될 수 있다.
상기 둘레층은 상기 베이스층과 두께가 같도록 형성될 수 있다.
상기 둘레층은 2μm이상 6μm이하의 두께로 형성될 수 있다.
상기 둘레층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 차단층을 형성하는 단계를 더 포함할 수 있다.
상기 차단층은 상기 둘레층 보다 도핑 농도가 크도록 도핑될 수 있다.
실시예들에 따르면, 베이스층의 도핑 농도 및 베이스 정션 깊이의 산포가 작고 웨이퍼에서 직류 전류 증폭률(hFE)산포가 작으며, 수율이 향상된 광 트랜지스터를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 광 트랜지스터의 평면도이다.
도 2는 도 1의 광 트랜지스터를 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 광 트랜지스터 제조 방법을 순차적으로 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 광 트랜지스터의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 광 트랜지스터의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 광 트랜지스터를 설명한다. 도 1은 본 발명의 일 실시예에 따른 광 트랜지스터의 평면도이다. 도 2는 도 1의 광 트랜지스터를 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 설명의 편의 상 도 1은 도 2의 산화막(107), 베이스 전극(160) 및 이미터 전극(170)은 제외하고 도시하였다.
본 발명의 일 실시예에 따른 광 트랜지스터는 웨이퍼(110), 베이스층(120), 둘레층(130), 이미터층(140), 베이스 전극(160), 이미터 전극(170) 및 콜렉터 전극(180)을 포함한다.
웨이퍼(110)는 실리콘(Si)을 포함하며 비소(As) 등의 n형 불순물로 고농도 도핑(n++; 불순물 농도는 1018cm-3 이상일 수 있으며, 구체적으로 8×1018cm- 3이상일 수 있다.) 되어있는 기판, 그리고 에픽택셜(Epitaxial)성장 방법으로 기판 위에 성장된, 기판보다 상대적으로 도핑 농도가 낮은 n형 반도체층의 제1 에피층을 포함할 수 있다. 기판은 저항도가 약 0.001 Ω㎝이상 0.01Ω㎝이하일 수 있으며, 구체적으로는 약 0.002 Ω㎝이상 0.004Ω㎝이하일 수 있다. 제1 에피층은 저항도가 약 20Ω㎝이상 40Ω㎝이하일 수 있으며, 구체적으로는 약 30Ω㎝일 수 있다. 웨이퍼(110)는 100μm 이하의 두께일 수 있다. 본 실시 예에서는 각 층의 도핑 농도 및 두께 등에 대해 일 예를 들어 설명하였으나, 개시된 수치에 한정되지 않는다.
웨이퍼(110)위에는 베이스층(120)이 위치한다. 베이스층(120)은 붕소(B) 등으로 도핑되고 기판보다 상대적으로 도핑 농도가 낮은 p형 반도체층일 수 있다. 베이스층(120)의 저항도는 약 0.10Ω㎝이상 0.3Ω㎝이하 일 수 있으며, 두께는 약 2μm이상 6μm이하일 수 있다. 구체적으로는 약 0.15Ω㎝ 저항도에 약 3μm 두께일 수 있으며, 또는 약 0.2Ω㎝ 저항도에 약 4μm 두께일 수 있고, 약 0.25Ω㎝ 저항도에 약 5μm 두께일 수 있다. 베이스층(120)은 둘레층(130)에 둘러싸여 있는 형태일 수 있다.
둘레층(130)은 베이스층(120)의 가장자리를 둘러싸도록 위치할 수 있다. 둘레층(130)은 비소(As), 인(P) 등의 n형 불순물이 도핑(n+; 불순물 농도는 1013cm-3 이상 1015cm-3 이하일 수 있다.)되어 있을 수 있다. 둘레층(130)은 기판과 후술하는 이미터층(140)보다는 도핑 농도가 낮을 수 있다. 둘레층(130)의 두께는 약 2μm이상 6μm이하일 수 있으며, 베이스층(120)의 두께와 같을 수 있다.
베이스층(120)의 일부에는 이미터층(140)이 위치할 수 있다. 이미터층(140)은 n형 불순물로 도핑되어 있을 수 있다. 이미터층(140)은 기판보다 도핑 농도가 낮으며 둘레층(130)보다 도핑 농도가 높을 수 있다. 이미터층(140)은 베이스층(120)에 의해 둘러싸여있을 수 있다.
둘레층(130)의 일부에는 차단층(150)이 위치할 수 있다. 차단층(150)은 n형 불순물로 도핑되어 있을 수 있다. 차단층(150)은 기판보다 도핑 농도가 낮으며 둘레층(130)보다 도핑 농도가 높을 수 있다. 차단층(150)은 둘레층(130)의 가장자리를 둘러싸는 형태로 위치할 수 있다.
베이스층(120) 및 둘레층(130)의 위에는 산화막(107)이 위치할 수 있으며, 산화막(107) 위에는 베이스층(120)과 연결된 베이스 전극(160) 및 이미터층(140)과 연결된 이미터 전극(170)이 위치한다. 베이스 전극(160) 및 이미터 전극(170)은 알루미늄(Al)을 포함할 수 있다.
웨이퍼(110)를 사이에 두고 베이스층(120)과 마주 보도록 웨이퍼(110)의 하면에 콜렉터 전극(180)이 위치한다. 콜렉터 전극(180)은 금(Au)을 포함할 수 있다.
이하에서, 도 2 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 광 트랜지스터의 제조 방법을 설명한다. 도 3 내지 도 8은 본 발명의 일 실시예에 따른 광 트랜지스터 제조 방법을 순차적으로 도시한 도면이다.
본 발명의 광 트랜지스터 제조 방법은 기판 상에 제1 에피층을 성장하여 웨이퍼를 형성하는 단계; 웨이퍼 상에 제2 에피층을 성장하는 단계; 제2 에피층의 둘레에 불순물을 도핑하여 베이스층을 형성하는 단계; 베이스층에 이미터층을 형성하는 단계; 베이스층과 접촉하도록 베이스 전극을 형성하는 단계; 이미터층과 접촉하도록 이미터 전극을 형성하는 단계; 및 웨이퍼를 사이에 두고 베이스층과 마주 보도록 웨이퍼의 일면에 콜렉터 전극을 형성하는 단계를 포함한다.
우선, 도 3을 참조하면, 기판(100)을 준비한 뒤, 기판(100) 상에 제1 에피층(101)을 형성하여 웨이퍼(110)을 형성한다. 기판(100)은 실리콘(Si)을 포함할 수 있으며, 비소(As) 등의 n형 불순물로 고농도 도핑(n++; 불순물 농도는 1018cm-3 이상일 수 있으며, 구체적으로 8×1018cm- 3이상일 수 있다.)되어 있을 수 있다. 기판(100)은 저항도가 약 0.001 Ω㎝이상 0.01Ω㎝이하일 수 있으며, 구체적으로는 약 0.002 Ω㎝이상 0.004Ω㎝이하일 수 있다. 기판(100)의 두께는 600μm 이상 700μm 이하일 수 있으며, 구체적으로는 625μm일 수 있다. 기판(100)을 준비할 때는 광 트랜지스터에 적용될 광의 파장과 사용 용도를 고려하여 준비할 수 있으며, 특히, 기판 위에 성장될 에피층의 도핑 농도 및 두께 조정은 광 트랜지스터 제작에 중요한 요소로 작용할 수 있다. 본 실시 예에서는 각 층의 도핑 농도 및 두께 등에 대해 일 예를 들어 설명하였으나, 개시된 수치에 한정되지 않는다.
제1 에피층(101)은 에픽택셜(Epitaxial)성장 방법으로 형성한다. 에픽택셜(Epitaxial)성장 방법으로는 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 분자선 에피택시(molecular beam epitaxy; MBE)가 모두 가능하며 특정 방법에 한정되지 않는다. 성장 소스는 기판(100)의 재질 및 종류에 따라 달라질 수 있으며, 기판(100)과 격자 상수가 같거나 비슷한 물질의 화합물을 포함하는 고상, 액상 또는 기상의 물질이 성장 소스로 이용될 수 있다. 도핑 소스는 n형 도핑을 위한 질소 가스(N₂) 등 5족 화합물 반도체물질을 포함할 수 있다. 제1 에피층(101)은 기판(100)보다 상대적으로 도핑 농도가 낮은 n형 반도체층일 수 있다. 제1 에피층(101)은 저항도가 약 20Ω㎝이상 40Ω㎝이하일 수 있으며, 구체적으로는 약 30Ω㎝일 수 있다. 제1 에피층(101)의 두께는 20μm이상 40μm 이하로 형성될 수 있으며, 구체적으로는 약 30μm로 형성될 수 있다.
제1 에피층(101) 위에 제2 에피층(102)를 형성한다. 제2 에피층(102) 역시 에픽택셜(Epitaxial)성장 방법으로 형성한다. 제2 에피층(102)은 제1 에피층(101)과 연속적인 공정으로 성장될 수 있다. 도핑 소스는 p형 도핑을 위한 붕소(B) 등 3족 화합물 반도체물질을 포함할 수 있다. 제2 에피층(102)은 붕소(B) 등으로 도핑되고 기판(100)보다 상대적으로 도핑 농도가 낮은 p형 반도체층일 수 있다. 제2 에피층(102)의 저항도는 약 0.10Ω㎝이상 0.3Ω㎝이하 일 수 있으며, 두께는 약 2μm이상 6μm이하로 형성될 수 있다. 구체적으로는 약 0.15Ω㎝ 저항도에 약 3μm 두께로 형성될 수 있으며, 또는 약 0.2Ω㎝ 저항도에 약 4μm 두께로 형성될 수 있고, 약 0.25Ω㎝ 저항도에 약 5μm 두께로 형성될 수 있다.
제2 에피층(102) 위에는 산화막(105)이 형성된다. 산화막(105)은 실리콘 옥사이드(SiO₂)를 포함할 수 있다.
다음, 도 4를 참조하면, 산화막(105)에 감광막(미도시)을 형성하여 제2 에피층(102)의 둘레를 정의하는 사진전사작업을 수행하여, 산화막(105)의 제2 에피층(102)의 둘레에 대응되는 부분을 제거한다. 산화막(105)이 제거되어 제2 에피층(102)의 둘레 부분 표면이 드러나게 된다.
도 5를 보면, 산화막(105)이 제거되어 표면이 드러나는 제2 에피층(102)의 둘레 부분에 둘레층(130)을 형성한다. 둘레층(130)은 비소(As), 인(P) 등의 n형 불순물을 도핑(n+; 불순물 농도는 1013cm-3 이상 1015cm-3 이하일 수 있다.)하여 형성할 수 있다. 불순물 도핑에는 확산(Diffusion) 또는 이온 주입(Ion Implantation)공정 등이 사용될 수 있다. 둘레층(130)은 제2 에피층(102)의 일부에 형성되며, 제2 에피층(102)의 가장자리를 둘러싸도록 형성될 수 있다. 둘레층(130)의 두께는 약 2μm이상 6μm이하로 형성될 수 있으며, 제2 에피층(102)의 두께와 같도록 형성될 수 있다. 불순물을 도핑하여 둘레층(130)을 형성한 뒤 감광막을 제거하고, 그 다음 열처리를 수행하여 베이스층(120)을 완성한다. 베이스층(120)은 둘레층(130)에 둘러싸여 있는 형태일 수 있다. 열처리 과정에서 산화막이 형성된다. 둘레층(130)은 기판(100)과 후술하는 이미터층(140)보다는 도핑 농도가 낮을 수 있다. 이러한 방법으로 베이스층(120)을 형성하는 경우 직접적으로 p형 불순물을 도핑하여 베이스층을 형성하는 경우와 달리 확산 온도 또는 불순물 소스의 농도에 따른 변수의 영향을 받지 않아 베이스층의 도핑 농도 및 베이스 정션 깊이의 변화가 적고 균일하도록 형성할 수 있다. 이에 따라 웨이퍼(110)에서 직류 전류 증폭률(hFE)산포가 작으며, 수율이 향상되어 비용을 절감할 수 있다.
도 6을 보면, 베이스층(120)이 형성된 다음, 산화막(106)에 감광막(미도시)을 형성하여 이미터 형상과 차단층 형상을 정의하는 사진전사작업을 수행한다. 그 다음 식각 공정을 통해 이미터 형상과 차단층 형상에 대응되는 산화막(106)을 제거한다. 산화막(106)을 제거하여 제2 에피층(102) 및 둘레층(130)의 표면이 드러나는 부분에 n형 불순물을 주입한 후, 감광막을 제거하고 열처리를 수행하여 이미터층(140)과 차단층(150)을 형성한다. 이미터층(140)은 베이스층(120)의 일부에 형성될 수 있으며, 차단층(150)은 둘레층(130)의 일부에 형성될 수 있다. 차단층(150)은 둘레층(130)의 가장자리를 둘러싸는 형태로 형성될 수 있다. 이미터층(140) 및 차단층(150)은 기판(100)보다 도핑 농도가 낮으며 둘레층(130)보다 도핑 농도가 높을 수 있다. 열처리 과정에서 산화막이 형성된다. 차단층(150)이 소자의 둘레방향을 따라 베이스층(120)의 가장자리에 형성됨으로써, 소자 동작시 웨이퍼 절단면에 공핍층이 생성되는 영역을 최소화할 수 있다. 한편, 본 실시 예에서는 이미터층(140)과 차단층(150)을 동시에 형성하는 것이 개시되어 있으나, 이미터층(140)와 차단층(150)을 개별적으로 형성할 수도 있다.
도 7을 보면, 산화막(107)에 감광막(미도시)을 형성하여 사진전사작업을 통해 베이스 전극과 이미터 전극을 형성할 공간에 대응되는 산화막(107) 부분을 제거한다. 감광막(미도시)를 제거한 다음 금속막을 증착한 후 사진전사작업을 통하여 베이스층(120)과 연결된 베이스 전극(160) 및 이미터층(140)과 연결된 이미터 전극(170)을 형성한다. 베이스 전극(160) 및 이미터 전극(170)은 알루미늄(Al)을 포함할 수 있다.
그 다음, 도 8과 같이, 웨이퍼(110) 하부 영역을 소정의 두께로 깎아낸 다. 깍아낸 웨이퍼(110)는 100μm 이하의 두께일 수 있다. 그 다음, 도 2와 같이 웨이퍼(110) 하면에 금속을 증착하여 콜렉터 전극(180)을 형성한다. 콜렉터 전극(180)은 금(Au)을 포함할 수 있다.
본 발명의 일실시예에 따른 광 트랜지스터의 제조 방법에 따르면, 직류 전류 증폭율(hFE)의 산포가 작은 웨이퍼 형성이 가능하여 종래보다 2인치 이상 향상된 8인치 이상의 대구경이 가능하며, 각 층의 캐리어 농도 및 두께 조절이 양호하고 공정 진행 안정성이 높다. 나아가, 불순물의 도핑 농도가 높은 기판을 사용하기 때문에 웨이퍼 두께를 얇게 조정해도 옴 컨택(ohmic contact)을 유지 할 수 있고, 이에 따라 웨이퍼를 100μm 이하의 두께까지 조정할 수 있다. 웨이퍼를 두께를 자유롭게 조정할 수 있음에 따라 패키징(Packaging) 공정의 자유도가 증가하게 된다. 또한, 베이스층을 에픽택셜 방법으로 성장시킨 p형의 반도체 층에 n형 불순물을 도핑하여 형성하므로, 베이스층의 p형 불순물의 도핑 깊이 산포가 3%~5%로 안정되고, 웨이퍼의 직류 전류 증폭률(hFE)산포가 균일하며, 이에 따라 수율이 향상되어 비용이 절감된다.
본 실시예에서는 광 트랜지스터의 제조 방법을 예로 들어 설명하였으나 이에 한정되지 않으며, 제1 에피층의 농도와 두께 및 제2 에피층의 농도와 두께를 변화시켜 동일한 공정을 통하여 일반적인 트랜지스터도 제조가 가능하다.
이하에서, 도 9를 참조하여 본 발명의 일 실시예에 따른 광 트랜지스터를 설명한다. 도 9는 본 발명의 일 실시예에 따른 광 트랜지스터의 단면도이다. 앞서 도 1 및 도 2를 통해 설명한 실시예와 동일한 구성요소에 대한 설명은 생략한다.
본 발명의 일 실시예에 따른 광 트랜지스터는 웨이퍼(111), 베이스층(121), 둘레층(131), 이미터층(141), 베이스 전극(161), 이미터 전극(171) 및 콜렉터 전극(181)을 포함한다.
웨이퍼(111)는 실리콘(Si)을 포함하며 붕소(B) 등의 p형 불순물로 고농도 도핑(p++; 불순물 농도는 1018cm-3 이상일 수 있으며, 구체적으로 8×1018cm- 3이상일 수 있다.) 되어있는 기판, 그리고 에픽택셜(Epitaxial)성장 방법으로 기판 위에 성장된 기판보다 상대적으로 도핑 농도가 낮은 p형 반도체층인 제1 에피층을 포함할 수 있다. 웨이퍼(111)는 100μm 이하의 두께일 수 있다.
웨이퍼(111)위에는 베이스층(121)이 위치한다. 베이스층(121)은 비소(As) 등으로 도핑되고 기판보다 상대적으로 도핑 농도가 낮은 n형 반도체층일 수 있다. 베이스층(121)의 두께는 약 2μm이상 6μm이하일 수 있다. 베이스층(121)은 둘레층(131)에 둘러싸여 있는 형태일 수 있다. 베이스층(121)은 웨이퍼(111)위에 에픽택셜 성장으로 n형 반도체층인 제2 에피층을 성장한 뒤, 제2 에피층의 둘레에 p형 불순물을 도핑하여 둘레층(131)을 형성하고 열처리를 수행하여 형성될 수 있다.
둘레층(131)은 베이스층(121)의 가장자리를 둘러싸도록 위치할 수 있다. 둘레층(131)은 붕소(B) 등의 p형 불순물이 도핑(p+; 불순물 농도는 1013cm-3 이상 1015cm-3 이하일 수 있다.)되어 있을 수 있다. 둘레층(131)은 기판과 후술하는 이미터층(141)보다는 도핑 농도가 낮을 수 있다. 둘레층(131)의 두께는 약 2μm이상 6μm이하일 수 있으며, 베이스층(121)의 두께와 같을 수 있다.
베이스층(121)의 일부에는 이미터층(141)이 위치할 수 있다. 이미터층(141)은 p형 불순물로 도핑되어 있을 수 있다. 이미터층(141)은 기판보다 도핑 농도가 낮으며 둘레층(131)보다 도핑 농도가 높을 수 있다. 이미터층(141)은 베이스층(121)에 의해 둘러싸여있을 수 있다.
둘레층(131)의 일부에는 차단층(151)이 위치할 수 있다. 차단층(151)은 p형 불순물로 도핑되어 있을 수 있다. 차단층(151)은 기판보다 도핑 농도가 낮으며 둘레층(131)보다 도핑 농도가 높을 수 있다. 차단층(151)은 둘레층(131)의 가장자리를 둘러싸는 형태로 위치할 수 있다.
베이스층(121) 및 둘레층(131)의 위에는 산화막(107)이 위치하며, 산화막(107) 위에는 베이스층(121)과 연결된 베이스 전극(160) 및 이미터층(141)과 연결된 이미터 전극(170)이 위치한다. 웨이퍼(111)를 사이에 두고 베이스층(121)과 마주 보도록 웨이퍼(111)의 하면에는 콜렉터 전극(180)이 위치한다.
이하에서, 도 10을 참조하여 본 발명의 일 실시예에 따른 광 트랜지스터를 설명한다. 도 10은 본 발명의 일 실시예에 따른 광 트랜지스터의 단면도이다. 앞서 도 1 및 도 2를 통해 설명한 실시예와 동일한 구성요소에 대한 설명은 생략한다.
본 발명의 일 실시예에 따른 광 트랜지스터는 웨이퍼(110), 베이스층(120), 둘레층(130), 이미터층(140), 베이스 전극(160), 이미터 전극(170) 및 콜렉터 전극(180)을 포함한다.
웨이퍼(110) 위에는 베이스층(120)이 위치하며, 베이스층(120) 둘레에는 둘레층(130)이 위치한다. 둘레층(130)의 둘레에는 다시 베이스층이 위치한다. 즉, 베이스층(120)은 웨이퍼(110)위에 에픽택셜 성장으로 p형 반도체층인 제2 에피층을 성장한 뒤, 제2 에피층의 둘레에 n형 불순물을 도핑하여 둘레층(130)을 형성하고 열처리를 수행하여 형성되는데, 제2 에피층에 n형 불순물을 도핑할 때, 제2 에피층의 가장자리 전체를 도핑하는 것이 아니라 제2 에피층의 가장자리 일부에만 도핑하여 둘레층(130)을 형성하는 것도 가능하다. 둘레층(130)을 제2 에피층의 가장자리 전체를 둘러싸도록 형성하지 않고 가장자리의 중간에만 형성하는 경우, 베이스층(120) 둘레에 둘레층(130)이 위치하고, 둘레층(130)의 둘레에 다시 베이스층이 위치하는 도 10과 같은 형태가 될 수 있다.
베이스층(120)의 일부에는 이미터층(140)이 위치하며, 베이스층(120)위에는 베이스층(120)과 연결된 베이스 전극(160) 및 이미터층(140)과 연결된 이미터 전극(170)이 위치한다. 웨이퍼(110)를 사이에 두고 베이스층(120)과 마주 보도록 웨이퍼(110)의 하면에 콜렉터 전극(180)이 위치한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
101: 제1 에피층
110: 웨이퍼
102: 제2 에피층
120: 베이스층
130: 둘레층
140: 이미터층
150: 차단층
160: 베이스 전극
170: 이미터 전극

Claims (15)

  1. 제1 도전형의 기판,
    상기 기판 상에 위치하는 제1 에피층,
    상기 제1 에피층 상에 위치하는 제2 도전형의 베이스층,
    상기 베이스층의 가장자리를 둘러싸고 위치하는 제1 도전형의 둘레층,
    상기 베이스층의 일부에 위치하는 제1 도전형의 이미터층,
    상기 베이스층과 접촉하는 베이스 전극 및
    상기 이미터층과 접촉하는 이미터 전극을 포함하는 광 트랜지스터.
  2. 제1항에서,
    상기 둘레층의 도핑 농도는 상기 기판의 도핑 농도 보다 낮고, 상기 이미터층의 도핑 농도 보다 낮은 광 트랜지스터.
  3. 제2항에서,
    상기 기판의 도핑 농도는 상기 이미터층의 도핑 농도 보다 큰 광 트랜지스터.
  4. 제3항에서,
    상기 둘레층의 두께는 상기 베이스층의 두께와 같은 광 트랜지스터.
  5. 제4항에서,
    상기 둘레층의 두께는 2μm이상 6μm이하인 광 트랜지스터.
  6. 제4항에서,
    상기 둘레층의 가장자리를 둘러싸고 위치하는 제1 도전형의 차단층을 더 포함하는 광 트랜지스터.
  7. 제6항에서,
    상기 차단층의 도핑 농도는 상기 둘레층의 도핑 농도보다 큰 광 트랜지스터.
  8. 제1 도전형의 기판 상에 에피택셜 성장으로 제1 에피층을 성장하여 웨이퍼를 형성하는 단계;
    상기 웨이퍼 상에 에피택셜 성장으로 제2 도전형의 제2 에피층을 성장하는 단계;
    상기 제2 에피층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 베이스층을 형성하는 단계;
    상기 베이스층의 일부에 제1 도전형의 이미터층을 형성하는 단계;
    상기 베이스층과 접촉하도록 베이스 전극을 형성하는 단계;
    상기 이미터층과 접촉하도록 이미터 전극을 형성하는 단계; 및
    상기 웨이퍼를 사이에 두고 상기 베이스층과 마주 보도록 상기 웨이퍼의 일면에 콜렉터 전극을 형성하는 단계를 포함하는 광 트랜지스터 제조 방법.
  9. 제8항에서,
    상기 베이스층을 형성하는 단계는 상기 제2 에피층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 둘레층을 형성한 뒤 열처리를 진행하여 형성하는 광 트랜지스터 제조 방법.
  10. 제9항에서,
    상기 둘레층은 상기 기판 및 상기 이미터층의 도핑 농도 보다 낮도록 도핑되는 광 트랜지스터 제조 방법.
  11. 제10항에서,
    상기 이미터층은 상기 기판보다 도핑 농도가 낮도록 도핑되는 광 트랜지스터 제조 방법.
  12. 제11항에서,
    상기 둘레층은 상기 베이스층과 두께가 같도록 형성되는 광 트랜지스터 제조 방법.
  13. 제12항에서,
    상기 둘레층은 2μm이상 6μm이하의 두께로 형성되는 광 트랜지스터 제조 방법.
  14. 제12항에서,
    상기 둘레층의 둘레를 둘러싸도록 제1 도전형의 불순물을 도핑하여 차단층을 형성하는 단계를 더 포함하는 광 트랜지스터 제조 방법.
  15. 제14항에서,
    상기 차단층은 상기 둘레층 보다 도핑 농도가 크도록 도핑되는 광 트랜지스터 제조 방법.
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