JPS60256225A - 信号選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　
Ｌｏｏｐ　）回路に用いられる２係数分周器、特に（２
Ｎ＋１）分の１，２Ｎ分の１（Ｎは整数）の切換え機能
を有する信号選択回路に関するものである。

従来例の構成とその問題点 第１図に、従来例の構成を示す。１は第１の１／２カウ
ンタ、２は第２の１／２カウンタ、３は１／１０カウノ
タ、４は信号選択回路である。６〜８．３２はインバー
タ％　９〜１６．３１はＨＡＮＤゲート、１７．１８は
ＡＮＤゲート、１９はＮＯＲゲートである。第１の１／
２カウノタの互いに逆位相の出力は、信号選択回路４に
接続され、選択された出力は、第２の１／２カウンタへ
接続され、第２の１／２カウンタ２の出力は。

１／１０カウノタ３およびＮＡＮＤゲート９の一方の入
力へ接続され、他方の入力は１／１０カウンタ３の出力
が接続されている。ＮＡＮＤゲート９の出力は、インバ
ータ５を介して、信号選択回路４の切換側（財）入力の
１つとなっている。２６は他の切換制御入力である。

信号選択回路４の構成を以）−に説明する３゜Ｎ人ＮＤ
ゲート１５．１６でセツトリーセノトフリノプフロツプ
を形成している。ＡＮＩ）ゲー１−１７゜１８および、
ＯＲゲート１９でセレクタを形成している。切換側（財
）入力２６は％ＨＡＮＤゲー川・１１用よび、イノバー
タロを介して、ＮＡＮＤゲート１ｏへ接続されている。

イノ・く−夕５の出力は、ＮＡＮＩ）ゲー１−１０　、
１１　ヘ接続されている。。

ＨＡＮＤゲー）１０および同１１の出力は、各々インバ
ータ７および同８を介してＮＡＮＩ）ゲート１８および
３１へ接続されている。ＨＡＮＤゲート１３および、同
３１の出力は、ソリノブフロップを形成するＮＡＮＤゲ
ー）１５．１６”、各々接続されている。ノリノブフロ
ップの出力は、ＮＡＮＩ）ゲート１６の出力２９がＡＮ
ＤＮＯゲート１９続され、ＮｔＮＤゲート１６の出ツノ
２８が、ＡＮＤＮＯゲートへ接続されている。ＡＮＤゲ
ート１７．１８およびＮＯＲゲート１９で構成されたセ
レクターの出力、すなわち％ＮＯＲＮＯＲゲート１９は
、インバータ３２を介して、Ｎ　Ａ　Ｎ　Ｄゲート１３
，３１へ接続されている。

第１の１／２カウノタ１の互いに逆位相の出力２１およ
び、２２は、セレクターを構成するＡＮＤゲート１７．
１８へ接続されている。

切換制御入力２６および他の切換制御入力すなわち、イ
ンバータ５の出力で、互いに逆位相の１／２カウノタ１
の出力が、信号選択回路４で。

選択されて出力される。

第１図示の従来例は、２係数プリスケーラであり、全体
で、　１／４０　、１／４１　の係数切換え可能なカウ
ンタを構成している。

次にタイミングチャートを用いて従来例の動作を説明す
る。

第２図は、主要部のタイミングを示したタイミングチャ
ートである。

２０は、第１の１／２カウンタの入力パルスであり、２
１．２２は、その互いに逆位相の出力である。２３は信
号選択回路４の出力であり、３０は、インバータ３２の
出力である。２４は、第２の１／２カウンタ２の出力で
あり、２６は１／１゜カウンタ３の出力である。２６．
２７は切換側（財）入力である。２８．２９はフリップ
フロップの出力である。

フリップフロップの出力２８が１０−”レベル。

同２９がパ・・イ゛ルベルの時には、信号選択回路の出
力としては、第１の１／２カウンタ１の一方の出力信−
号２１が出力され、出力２３には、その反転位相の出力
が出ている。

ｔｌ　のタイミングで、１／１ｏカウノタ３の出力２５
が“ハイ１１レベルになり％ｔ２のタイミングで。

第２の１／２のカウンタ２の出力２４が”・・イ″レベ
ルになると、インバータ３２の出力３０が１・・イ”レ
ベルになるタイミングｔ３　で、２４゜２５．３０の論
理積がとられ、フリップフロップの入力２７が゛′ロー
”ルベルになる。この時ソリツブフロップの出力２８が
゛ノ１イ”レベルとなる。

さらに％第１の１／２カウノタの出力パルスの幅だけ遅
れてフリップフロップの他方の出力２９が、ｔ４のタイ
ミングで＋ゝロー”レベルとなる。

フリップフロップの出力２８．２９の制（財）によリ、
セレクターの出力２３へ出力される信号が。

第１の１／２カウンタ１の出力２１からその逆位相の出
力２２へ切換られる。

Ｔ１　の期間は、出力信号２１が選択さ扛で、その反転
信号がセレクタの出力２３へ出力され、Ｔ２の期間は、
出力信号２２が選択されてその反転信号がセレクタの出
力２３へ出力される。

Ｔ３の期間は、セレクタの出力信号２３ハ１１　ロー゛
ルベルである。

セレクタの出力信号２３に着目すると、ｔ４のタイミン
グで、第１の１／２カウンタ１の出力２１゜２２が、切
換わっでおり、″ロールレベルが２度続いて第１の１／
２カウンタ１の入力２０の１ノくルス分だけセレクタの
出力２３はンフトした形となり、系全体のパルスカウン
ト数は４１となり、１／４１分周比を得ている。

本従来例の動作の制約は、信号選択回路４を出力されて
から、第２の１／２カウンタ２の遅延。

あるいは、１／１０カウンタの遅延、およびＮＡＮＩＩ
ゲート９．インバータ５、およびＮＡＮＤゲート１１、
ＮＡＮＤゲー１−１０　、イ／バータ８．　、！りるい
は、インバータ７、およびＮＡＮＤゲート３１、あるい
はＮＡＮＤゲー］・１３の遅延時間の合旧が。

第１の１／２カウンタ１の出力２１．２２の周期以内で
ある必要がある。また、信号選択回路内部では、ＮＡＲ
Ｄゲート１５．１６で構成されるフリップフロップの負
荷が重く、切換動作を律速する要因となっている。

ＣＭＯＳ　（双補形電界効果トラ／）スタ）等の比較的
低速のデバイスでは、高速での動作が困難となってぐる
。

第３図に１本従来例の信号選択回路をｃＭｏｓＭｏ間路
で作った場合の周波数特１Ｆを示す。。

発明の目的 本発明は、従来例のこうした欠点を除き、集積回路に適
した。信号選択回路を提供するものである。

発明の構成 本発明は％！Ｌいに逆イ１ン相の２種類のパルスを２つ
の切換入力の制御で％　ｌ−配圧−いに逆位相のパルス
に同期して切換えるものであり、互いに逆位相の２種類
のパルスの入力端子と、互いに逆位相のパルスの一方で
、出力のタイミングが制御される第１．第２の論理ゲー
ト回路と、他方のパルスで。

出力タイミングが制御される第３の論理ゲート回路と、
第１．第２の論理ゲート回路と、セレクターを備え、上
記２つの切換制（財）入力を、第１の論理ゲート回路の
入力に接続し、２つの切換制（財）入力の一方の逆位相
の信号と、他方の切換制御入力を、第１のクロックで制
（財）される論理ゲート回路の入力に接続し、上記第１
の論理ゲート回路の出力を、クロックで制（財）される
第２の論理ゲート回路の入力に接続し、第１．第２のク
ロックで制御される論理ゲート回路の出力を、第２の論
理ゲート回路の入力に接続し、出力を、第２．第３のク
ロックで制！１１される論理ゲート回路に接続し、上記
第３のクロックで、制（財）さｎる論理ゲート回路の出
力と、上記第２の論理ゲート回路の出力を、セレクター
の信号選択入力に接続し、被信号選択入力に、上配圧い
に逆位相の２種のパルスを接続１　。

することをもって構成される。これにより、高周波動作
においても誤動作のない信号選択回路が実現される。

実施例の説明 第４図は本発明の第１の実施例の構成を示すものである
。

第４図において、５１．５２はそれぞれ第１．第２の制
（財）信号が印加される入力端子、６３　、５４は、互
いに逆位相の２種類のパルス（以下、それぞｔ’ＬｃＫ
１．ＧＫ２と呼ぶ）が印加される入力端子％６６は信号
選択回路の出力端子、５７　、６２は出力をタロツクで
制＠されるＮＡＮＤゲートで、クロックが′−・イ゛ゝ
レベルのとき、ＮムＮＤ出力され、＋鴇−”レベルのと
き、ハイインピーダンスとなる。６ｏは出力をクロック
で制御ｌＨされるインバータで、クロックが“ハイ″レ
ベルのトキ。

インバータ出力Ｇれ、”ローレベル゛’ノトキ、ノ・イ
インピーダンスとなる。６６はインバータ、６８゜５９
．６１．６３．６４はＮＡＮＤゲートである。

６６は入力端子５３に印加されるパルスＣＫ１゜１１　
・ ６６は入力端子６４に印カロされるパルスＣＫ２．６Ｔ
は入力端子６１に印加される第１の制御信号。

６日は入力端子６２に印加される第２の制御信号。

６９はクロックで制（財）されるＮＡＮＤゲート６７の
出力、７ｏはＨＡＮＤゲート６８の出力％７１はクロッ
クで制御されるＨＡＮＤゲート６２の出力、７２はＮＡ
ＮＤゲート６９の出力、７３はクロックで制御されるイ
ンバータ８ｏの出力％７４はＮＡＮＤゲート６３の出力
、７６はＨＡＮＤゲート６１の出力、７６はＮＡＮＤゲ
ート６４の出力である。

入力端子６１はインバータ６６、およびＮＡＲＤゲート
５８へ接続され、入力端子６２はクロックで制御される
ＷＡＮＤゲート６７、および、ＮＡＮＤゲート６８に接
続される。インバータ６６の出力はクロックで制御され
るＨＡＮＤゲート６了へ接続され、クロックで制（財）
されるＨＡＮＤゲート６７の出力６９はＮＡＮＤゲート
５９に接続され、６９の出カフ２は、クロックで制（財
）されるＮＡＮＤゲ−）６２、クロックで側脚されるイ
ンバータ６０％および％ＮＡＮＤゲート６１へ接続され
る。

ＮＡＮＤゲート６８の出カフｏはクロックで側副される
ＮＡＮＤゲート６２へ接続され６２の出カフ１はＮＡＮ
Ｄゲート６９に接続される。クロックで制御されるイン
バータ６ｏの出カフ３％および、入力端子６３が、ＨＡ
ＮＤゲート６３に接続され、入力端子６４がＮＡＮＤゲ
ート６１に接続され、ＨＡＮＤゲート６１の出カフ６％
および、）ＬＡＮＤゲート６３の出力子６がＨＡＮＤゲ
ート６４へ接続され、６４の出カフ６が出力端子６５に
接続される。

クロックで制御されるＮＡＮＤゲート６了、および６２
の制（財）クロックに入力端子６３が接続され。

クロックで制（財）されるイノバータロ３の制御クロッ
クに入力端子６４が接続される。） ＮＡＮＤゲート６１．６３および６４でセレクターを構
成している。

以」二のように構成された本実施例について、り下％第
６図および第６図のタイミングチャートにもとすいてそ
の動作を説明する。

１３・　。

第６図、および、第６図は本実施例のタイミングを示し
たものであり、示された点は第４図に同一の記号をもっ
て示す。

６５は入力端子５３に印加されるパルスＣＫ１であり％
６６は入力端子５４に印加されるパルスＣ１Ｋ２である
。６６と６６は互いに逆位相のパルスである。６７は入
力端子６１に印加される第１の制（財）信号であり％６
８は入力端子６２に印加される第２の制御信号である。

ｅ９はクロックで制御されるＮＡＮＤゲート６７の出力
であり、　７０はＮＡＮＤゲート６８の出力であり％７
１はクロックで制御されるＮＡＮＤゲート６２の出力で
あり、７２はＮムＮＤゲート６９の出力であり、了３は
クロックで制御されるインバータ６０の出力である。７
４はＮＡＮＤゲート６３の出力であり。

７６はＮＡＮＤゲート６１の出力であり、７６はＨＡＮ
Ｄゲート６４の出力であり、ＮＡＮＤゲー）６１，８３
．および、６４で構成されたセレクターの出力となって
いる。７２．７３は、互いに逆位相のパルス６５．８６
の一方を選択するセレ　４ フタ−の制（財）信号となっている。

まず、第６図にもとづいて１本実施例の動作を説明する
。

第１の制（財）信号６７が′・・イ″レベルで、クロッ
クで制御されるイノバータロｏの出カフ３がｌ′ハイ”
レベル、ＮＡＮＩ）ゲート６９の出カフ２が１０−＋＋
レベルのときは、セレクターの出カフ６に、信号６５が
選択されて、出力されている、。

ｔ＋　ｏ＋のタイミングで、第１の制御信号６７が″ロ
ー′ルベルとなり％　ｔ１０２のタイミングで、第２の
制（財）信号６８が゛・・イ″レベルになる。第１・第
２の制（財）信号は、クロックで制御されるＮＡＮＤゲ
ート６７に接続され、また、ＮＡＮＤゲート６８を介し
て、クロックで制（財）されるＮＡＮＤゲート６２に接
続されてお９．６７．６２の制御クロック６６が゛ゝハ
イ＋＋レベルになるｔ＋０５のタイミングで、６７の出
力６９は１０−”レベルになり％６９が接続されている
ＮＡＮＤゲート６９の出カフ２カ″ハイ”レベルとなり
、７２．および、ＮＡＮＤゲート６８の出力Ｔｏが接続
されている８２の出１　５ｆｔ　。

カフ１が１日−”レベルとなる。７２はクロックで制御
されるインバータ６ｏに接続されており、６ｏの制御ク
ロック６６が１′ハイ”レベルに７Ｔｈルタイミングｔ
１０４で、６０の出カフ３は１０−１１　レベルとなる
。これで７２が“ハイ”レベル、７３が１０−＋＋レベ
ルとなるので、ＮＡＮＤゲート６１の出力子５は入力６
６の反転信号を出力し、ＮＡＮＤゲート６３の出カフ４
は５″ハイ”レベルとなり、セレクターの出カフ６には
、信号６６が選択されて出力され、信号６５から信号６
６へ選択される信号が切換わる。

タイミングｔ１０５からｔ１０４の期間は、信号７２゜
７３共に″・・イ″レベルであり、信号６５はパハイ１
１レベル、信号６６は“ロー”レベルであるかう、セレ
クターの出カフ６は″ハイ＋＋レベルであり、タイミン
グｔｊ０４でセレクタｍｍカフ６が信号６５かＣ）信号
６６へ切換わったとき、信号６６は゛・・イ”レベルで
あるので、信号７６は゛ハイ″レベルとなり、１ハイ”
レベルが２度続けて出力されたことになり、信号６５．
信号６６と比較して、セレクタｍｍカフ６は半パルス減
ったことになる。

タイミングｔ、０５で第２の制御信号６８がパ〔コー″
レベルにｌｌ！１：ると、クロックで制御されるＮＡＮ
Ｄゲート５了の出力６９は制御クロック６５が“・・イ
”レベルになるタイミングｔｊ０６で、　“・・イ″レ
ベルとなる。

次に第６図にもとづいて、セレクターの出カフ６が、信
号６６から信号６６へ切換わる動作について説明する。

第１の制（財）信号６了が°鴇−”レベルで、り【Ｊツ
タで制御ｉ１１されるイノバータロｏの出カフ３が■ロ
ー”レベル、ＮＡＮＤゲート６９の出カフ２が１ハイ”
レベルのときけ１セレクターの出カフ６に、信号６６を
選択されて、出力されている。。

ｔｌｌｌのタイミングで、第１の制（財）信号６７が１
ハイ”レベルとなり％　ｔ１１２のタイミングで第２の
制（財）信号６８が゛・・イ゛ルベルになったときを示
す。第１．第２の制（財）信号は、り［］ツクで制御さ
れるＨＡＮＤゲート６７に接続され、捷だ、１７・・ ＮＡＮＤゲート６８を介して、クロックで制（財）され
るＨＡＮＤゲート６２に接続されている。クロックで制
（財）されるＮＡＮＤゲート５７の出力６９は、信号６
了が“′・・イ”レベルのため、゛ハイパレベルであり
、タイミングｔ１１２では変化しない。

ＮＡＮＤゲート６８の出カフｏはタイミングｔ１）２で
パロー゛レベルになり、クロックで側脚さｎるＮＡＮＤ
ゲート６２の出カフ１は制（財）クロック６５がパ・・
イ″レベルになるタイミングｔ１１３でゝ・・イパレベ
ルとなり、信号６９．および信号７１が接続されるＮＡ
ＮＤゲート６９の出カフ２が゛１０−＋＋レベルになる
。クロックで制（財）されるインバータ６ｏの出カフ３
は制御クロック信号６６がパ・・イパレヘルになるタイ
ミングｔ１１４で、゛ハイ”レベルとなる。

これで、信号７２がパロー′ルベル、信号７３が１１ハ
イ”レベルとなるので、ＮＡＮＤゲート６１の出カフ５
は″ハイパレベルとなり、ＮＡＮＤゲート６３の出カフ
４は入力６５の反転信号を出力し、セレクターの出カフ
６には、信号６５が選択　８ されて出力し、信号６６から信号６５へ％選択される信
号が切換わる。

タイミングｔ１１６からｔ１１４の期間は信号７２．７
３が共に゛ロー゛ルベルであり、信号７４．７５は共に
゛・・イ”レベルとなるから、セ１／クターの出カフ６
は”ロー°レベルである。タイミングｔ１１４でセレク
ターの出カフ６が信号６６から１３号６６へ切換わった
とき、信号６５は゛ロー°”レベルであるのでセレクタ
ーの出カフ６は＋＋ローＴＩ　、ベルとなり、１０−′
ルーベルが２度続けて出力されたことになる。前述の信
号６６から信号６６への切換えのときと同様、信号６６
から信号６６への切換えのとき、各々の信号６６．６６
と比較して、セレクターの出カフ６は半パルス減ったこ
とになる。

タイミングｔ１１５で第２の制（財）信号６８が゛５０
−゛ルベルになると、ＮＡＮＤゲート６８の出カフ０が
１ハイ”レベルになる１、 本実施例は、互いに逆位相のパルス信号６６゜６６のう
ち一方を、２つの制御信号６７．６８に１９　、 よって選択して出力し、選択される信号の切換えを信号
６５．６６に同期して行なうことができる。

すなわち、信号６６から信号６６へ切換わるときは、信
号６５のパ・・イパレベルを出力する状態から信号６６
の゛・・イ°ルベルを出力する状態へ変化し、信号６６
から信号６６へ切換わるときは信号６６のパロー゛ルベ
ルを出力する状態から、信号６６のパロー゛ルベルを出
力する状態へ変化する。したがって切換わるたびに、信
号６５　、６６にくらべ、本実施例の出力は半パルスず
つ減ることになる。

クロックで制御されたＮＡＮＤゲート、およびタロツク
で制御されたインバータを用いるため。

入力パルス信号６５．６６に同期をとることができ、従
来例にみるような遅延をつくらず、クロックで制＠され
たＮＩＮＤゲート６了、または同６２と％ＮＡＮＤゲー
ト５９の遅延時間の合計より、入力パルス信号６６のパ
・・イ゛ルベルの期間が長ければよく％また、クロック
で制御されるイン・く−夕の遅延期間より入力パルス信
号６６のパ・・イ゛！ノベルの期間が長ければよい。さ
らに、従来例のノリツブフロップの負荷にくらべ、ＮＡ
ＮＤゲ−１・６９の負荷を小さくでき、もって高速の動
作が可能とな一〕でいる。。

第５図のタイミングｔ＋０３でのり〔ｊツタで制（財）
さ扛るＮＡＲＤゲート６２の出カフ１の＼″／：ち下が
りは、タロツクで制（財）されるＮＡＮＤゲート５７の
出力６９が＼ｒちトがるタイミングｔｕ０６”＆でに冗
ｒすればよい。また、クロックで制御されるＮＡＮＤゲ
ート６７の出力６９の立ちトがりは、制御信号５１．５
２が共に″ハイ＋＋レベルになることに」二って、６２
の出カフ１がパハイ”レベルになる以前に完了す扛げよ
い。したがって５本実施例をＣＭＯ８集積回路で構成し
た場合、６７を構成するＣＭＯＳトランジスタのうち、
Ｐ型トう／ジスタと、６２を構成するＣＭＯＳトランジ
スタ（７）つちＮ型トランジスタとはゲート幅を小さく
することができ、各クロックで制御されるＮＡＮＤゲー
）５７．６２の前段回路の負荷が・１・さくできるので
、さらに高速動作が可能になる。

２１　、 以上のように１本実施例は、０ＭＯ５等、比較的低速な
デバイスにおいても、高速動作が可能な信号選択回路で
ある。

以下、本発明の第２の実施例について説明する。

第７図は本発明の第２の実施例の構成を示す。

本実施例は、分周比１／４０　、１／４１の切換を行な
うカウンターに、信号選択回路を用いたものである。

第７図において、２００は入力パルスが印加される端子
、２０１は第１の１／２カウンター、２０２は信号選択
回路、２０３は第２の１／２カウンタ、２０４は１／１
０カウソｐ、２０５はＮＡＮＤゲート、２０６はインバ
ータ、２０７は端子２００に印加されるパルス、２ｏ８
は１／２カウンター２０３の出力、２０９は１／１０カ
ウンター２０４の出力である。

信号選択回路２０２の構成は、第４図の構成と同様であ
り、同一の記号を用い、説明を省略する。

第１の１／２カウンターの入力に端子２００を接続し、
２００の、互いに逆位相の２種類のパル　２ スは、信号選択回路２０２の人カノ：ルス６５，６６に
なる。信号選択回路２０２の出カフ６は第２の１／２カ
ウンター２０３の入力に接続され、同カウンタ２０３の
出力２０Ｂは１／１０カウンター２０４の入力に接続さ
れる５、１／１０カウンタ２０４の出力２０９と１／２
カウンタ２０３の出力２０８が、ＨＡＮＤゲー１−２０
６に接続され、その出力がインバータ２０６に接続され
、同イノバータ２０６の出力が信号選択回路２０２の第
２の制御信号６８となる。

次にタイミングチャートを用いて、本実施例の動作を説
明する。

第８図、第９図は本実施例のタイミングチャートであり
、示された点は、第７図と同一の記号をもって示す。

２０７は第１の１／２カウンタ２０１の入力であり、６
５．６６は互いに逆位相の２０１の出力である。６了は
信号選択回路２０２の第１の制御信号であり、６８は第
２の制（財）信号で、インバータ２０６の出力となって
いる。６９はクロックで制２３　・ 闘されるＮＡＮＤゲート５７の出力、７０はＮＡＮＤゲ
ート６８の出力、７１はクロックで制御１１１されるＮ
ＡＮＤゲート６２の出力、７２はＮＡＮＤゲート６９の
出力、７３はタロツクで制菌されるインバータ６０の出
力、了４はＮ　ＡＮＩ）ゲート６３の出力％７６はＮＡ
ＮＤゲート６１の出力、７６はＨＡＮＤゲート６４の出
力であり。

信号選択回路２０２の出力である。２０８は第２の１／
２カウンターの出力、２ｏ９は１／１ｏカウンターの出
力である。

まず、第８図にもとづいて、本実施例の動作を説明する
。

第１の制御信号６７が゛ノーイ”ルベルでタロツクで制
御されるイノバータロ０の出カフ３が′・・イ”レベル
、ＮＡＮＩ）ゲート５９の出カフ２がパロー″レベルの
ときは、信号６６が選択され。

信号選択回路２０２の出力γ６に出力されている。

ｔ２２１のタイミングで第１の制御信号６７が゛鴇−゛
ゝレベルとなりＴｈ　ｔ２２２のタイミングで１／２カ
ウンター２０３の出力２０Ｂと１／１ｏカウンタ２０４
の出力２０９が共に゛・・イパレペルとなり％第２の制
（財）信号６８が′・・イ°ルベルとなると、り〔］ツ
クで制御されるＮＡＮＤゲート５７、おＪ：び同６２の
制御クロック６５が゛・・イ゛レベルになるタイミング
ｔ２２３で、クロックで制御されるＮＡＮＩ）ゲート６
７の出力６９は＋９０−”レベル、ＨＡＮＤゲート６９
の出カフ２は９′ノ−イ”レベル、６２の出カフ１はゝ
鴇−”レベルとなる。出力信号了２が入力に接続さｎで
いるクロックで制御されるイノバータロｏの出力子３は
、制（財）タロツク６６が゛ハイ”レベルになるタイミ
ングｔ２２４で’ｐ　−”レベルとなる。

信号７２が１ハイ＋＋　、、ベル、信り７３が０〔ゴー
Ｉ＋レベルとなるので、信号６６が選択されて、信じ選
択回路の出カフ６となり、選択される信号が信号６６か
ら信号６６に切換わる。

タイミングｔ２２．からｔ２２４の期間は信号７２．Ｎ
７３が共に゛ハイ゛ルベルであり、信号７６は′・・イ
”レベルであり、タイミングｔ２２４で選択される信号
が信号６６に切換わったとき、信号６６２６　・− は′・・イ“レベルであるので、信号７６は″・・イ゛
レベルとなり、″ハイ”レベルが２度続けて出力された
ことになる。これは第１の１／２カウンター２０１の入
力２０７を基準にすると、１パルス余分にカウントした
ことになる。

タイミングｔ２２うで、第２の１／２カウンター２０３
の出力２０８が″ゝロー”レベルになると。

第２の制御信号６８が゛′ローパレベルになり、信号６
６が″ハイ”レベルなので、信号６９が“ハイ”レベル
となる。

次に第９図にもとづいて、信号６６から信号６６への切
換動作について説明する。

第１の制（財）信号６７が゛ロー″レベルで、クロック
で制（財）されるインバータ６ｏの出カフ３がＵロー”
レベルで、ＮＡＮＤゲート５９の出力が゛・・イ″レベ
ルのときは、信号６６が選択されて、信号選択回路の出
力子６に出力されている。

ｔ２５１のタイミングで、第１の制御信号６７が“ゝ・
・イ″レベルとなり、ｔ２ｓ２のタイミングで第２の制
御信号６８が゛ハイ゛ルベルになったときを　６ 示す。

タイミングｔ２５２で信号６７．６８が共にパハイ゛レ
ベルに碌ったとき、ＮＡＮＤゲート６８の出カフ０は゛
′ロー゛ルベルになね、信号６５が“・・イ“ルベルな
ので、クロックで制（財）されるＮＡＮＤゲート６２の
出カフ１が″ハイパレベルとなる。クロックで制（財）
されるＮＡＮＩゲート６了の出力６９はすでにパハイ゛
レベルなので、各信号６９．７１を入力とするＮＡＮＤ
ゲート６９の出カフ１が゛′ロー゛レベルとなり、信号
６６が゛・・イ゛ゝレベルとなるタイミングｔ２５５で
クロックで制（財）されるインバータ６ｏの出カフ３が
゛１ハイ”レベルとなる。信号７２が“ロー”レベル、
信号７３が”ハイ′”レベルとなるので、信号選択回路
２０２の出カフ６には、信号６５が選択され、選択され
る信号が信号６６から信号６５に切換わる。

タイミングｔ２３２からｔ２Ｉの期間は信号７２．７３
共に″ロー′″レベルであり、信号選択回路２０２の出
カフ６は”ロー”レベルとなる。タイミングｔ２５５で
信号６６から信号６５へ切換わったとき。

２了・、 信号６５は１０−”レベルであるので、出カフ６は１０
−”レベルとなす、“ロー”レベルが２度続けて出力さ
れたことになる。

前述の信号６６から信号６６の切換えのときと同様、信
号６６から信号６５への切換えのとき、第１の１／２カ
ウンター２０１の入力２ｏ了を基準にすると１パルス余
分にカウントしたことになる。

タイミングｔ２３４で、第２の１／２カウンター２０３
の出力２０８が″ロー”レベルになると、第２の制（財
）信号６８が、゛ロー″レベルとなり。

ＮＡＮＤケート５８の出力子○が″ハイ＋２レベルとな
る。

第７図に示す実施例の系全体としてみると、１／２カウ
ンターを２１固、１／１０カウンターを１個通っており
、入力パルス２０７の１／４ｏ分周を行なう。しかし、
上述のように、信号選択回路２０２が、出力を信号６６
から信号６６へ、あるいは、信号６６から信号６５へ切
換えるたびに、入力パルス２０７の１パルス分余分にカ
ウントするので、切換えを行なっているときには、入力
クロツク信号２０７の１／４１分周を行なう。第１の制
御信号６７を′ノ・イ゛レベル、あるいは、°゛〔ｊ−
″レベルに固定すれば、１８す選択１１１路２０２　ｒ
Ｊ出力の切換えを行なわず、も−〕で、この系は分周１
：ｌ；　１　／４０となり、切換える場合にけ１／４１
となり１／４０．１／４１の係数切換えを行なうことが
できる０ 本発明の第１の実施例で述べたように１本発明の信号選
択回路は、高速動作が可能であり、これを用いることに
より、第２の実施例の２係数分周器は、入力パルスが高
１．！８波の場合においても、良好に動作するものであ
る。

第１０図に第２の実施例をＣＭＯ３集積回路で構成した
場合の周波数特性を示す。

なお、第１の実施例において、ＮＡＮＤゲートで構成し
たが、ＮＯＲゲートを用いて構成してもよい。

また、第２の実施例において、分周比１／４０゜１／４
１の切換えを行なうカウンターとしたが、任意の分周比
１７Ｎ　、　１／（Ｎ−１−１）　（ＮはＩｌ、整数）
の切２９、 換えを行なうカウンターとしてもよい。

発明の効果 本発明によれば、クロックで制御される論理ゲートを用
いることにより、制（財）信号を受付けてから５選択さ
れる信号の切換えを行なうまでの動作が、信号の周波数
に対して、余裕をもって行なわれるため、高周波の信号
でも、選択される信号の切換えが可能であり、ＣＭＯＳ
デバイス等比較的低速なデバイスを用いても、誤動作す
ることなく、良好な周波数特性を得ることができ、特に
集積回路に適した、信号選択回路を提供することができ
るものである。

【図面の簡単な説明】

第１図は、従来の信号選択回路の構成図、第２図は第１
図の従来例のタイミングチャート、第３図は第１図の従
来例の周波数特性口、第４図は、本発明の第１の実施例
の構成図、第６図、第６図は本発明の第１の実施例のタ
イミングチャート、第７図は、本発明の第２の実施例の
構成図、第８図。 第９図は、本発明の第２の実施例のタイミングチ０ ６１〜５４・・・・・入力端子％５６　・・・・出力端
Ｙ１５６　・・・インバータ、５７．６２・・・・り「
」ツクで制御されるＮＡＮＤゲート、６０・・・クロッ
クで制（財）されるインバータ、５８，６９，７０，６
１゜６３．６４・・・・ＨＡＮＤゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ４ 第２図 １　↑　↑　１ ｔ＋　ｔ２　ｔ３　ｔａ ″）（八）　”１２番″！ｌ−イし弐よｑ番＼１ｔζ１
第５図 今　＋　＋　擾　牛　◆ ｔｌＯＩ　ｔｒＯＺ　Ｃ１０３ＣｌＯ４ｔｌＯ５’ｌ；
７０６第６図 ｑｌ 令　）））） ｔｍ　Ｃ１１２ｔｕ３ｔｔｔ４ＣｔＩ５第３ｔ ｔｔ？ 第８図 １　）　（＋　士 ｔｚ２ｔ　Ｃ２２２ｔ？？３　Ｃ２２４Ｃ？２５第９図 今　＋　令　） ｔ２３１ｔ２３２ｔ２３３　匈３４ 第１０図

Claims (2)

【特許請求の範囲】
1. （１）互いに逆位相の２種類のパルスが印加される入力
   端子と、第１、および、第２の切換制御入力と、第１．
   第２の論理ゲート回路と、出力のタイミングをクロック
   で制御される第１．第２゜第３の論理ゲート回路と、セ
   レクターを具備し、上記第１．第２の切換制御入力を、
   上記第１の論理ゲート回路の入力に接続し、上記第１の
   切換側（財）入力の逆位相の切換信号と、上記第２の切
   換制御入力を、上記第１のクロックで制御される論理ゲ
   ート回路の入力に接続し、上記第１の論理ゲート回路の
   出力を、上記第２のクロックで制御される論理ゲート回
   路の入力に接続し。 第１、および、第２のクロックで制御される論理ゲート
   回路の出力を、上記第２の論理ゲート回路の入力に接続
   し、出力を、上記第２のクロックで制御される論理ゲー
   ト回路の入力および、上記第３のりＯツクで制御される
   論理ゲート回路の入力に接続し、出力をセレクターの一
   方の信号選択入力に接続し、他方の信号選択入力に上記
   第２の論理ゲート回路の出力を接続し、被選択信号入力
   に、」二記互いに逆位相の２種のパルスの入力端子を接
   続し、−ヒ記第１．第２のクロックで制御ｌすれる論理
   ゲート回路のクロック制御入力に、上記圧いに逆位相の
   ２種のパルスの入力端子の一方を接続し、他方を、上記
   第３のクロックで制御される論理ゲート回路の制御クロ
   ック入力に接続してなることを特徴とする信号選択回路
   。
2. （２）第１．第２のクロックで制御される論理ゲート回
   路が、ＮムＮＤゲートで％第３のタロツクで制御される
   論理ゲート回路が、インバータで。 第１．第２の論理ゲート回路が、ＮＡＮＤゲートをもっ
   て構成される事を特徴とする特許請求の範囲第１項に記
   載の信号選択回路。