JPS6024981B2 - デ−タ転送システム - Google Patents
デ−タ転送システムInfo
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- JPS6024981B2 JPS6024981B2 JP52063328A JP6332877A JPS6024981B2 JP S6024981 B2 JPS6024981 B2 JP S6024981B2 JP 52063328 A JP52063328 A JP 52063328A JP 6332877 A JP6332877 A JP 6332877A JP S6024981 B2 JPS6024981 B2 JP S6024981B2
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- lsi
- data
- transfer
- signal
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- Multi Processors (AREA)
- Logic Circuits (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は２つのＬＳＩ（大規模集積回路）闇でデータを
転送するデータ転送システムに関する。
転送するデータ転送システムに関する。
例えばそれぞれが中央処理装置を構成する２つのＬＳＩ
間でデータを転送する方法として同期式、非同期式の２
種類がある。先ず、同期式のものは、第１図Ａに示すよ
うにＬＳＩ，１とＬＳＩ２２との間にクロツクパルスＪ
，用のライン１，、クロツクパルス０２用のライン１２
、データバス１３、転送命令ライン１４、及び、ワード
同期信号ライン１５の５本のラインを配し所定の転送動
作を行わせるものである。
間でデータを転送する方法として同期式、非同期式の２
種類がある。先ず、同期式のものは、第１図Ａに示すよ
うにＬＳＩ，１とＬＳＩ２２との間にクロツクパルスＪ
，用のライン１，、クロツクパルス０２用のライン１２
、データバス１３、転送命令ライン１４、及び、ワード
同期信号ライン１５の５本のラインを配し所定の転送動
作を行わせるものである。
すなわち、同図Ｂのタィミングチャートに示すような瓜
１，駆動用のクロックパルスＪ・，？２を偽１２に印加
しては１駆動用のクロックパルスＪ，，Ｊ２を両ＬＳＩ
間で同期させるとともに両ＬＳＩ間のワードのタイミン
グも同期させ、転送命令に基づいて例えばクロツクパル
スＪ２のタイミングによりｌｂｉｔ〜鉱ｉｔのデータを
順次転送するようにしている。しかしながら、かかる同
期方式ではデータ転送のために専用のゲートが必要であ
り、特にＬＳＩ間のクロックパルス位相、ワードタイミ
ングの同期を必要とするためピン数増加の要因となると
いう欠点を有し、また、タイミング関係が複雑になると
いう欠点を有する。次に非同期式のものは、第２図Ａに
示すように、瓜１，１とＬＳＩ２２との間にデータバス
１，、転送命令ライン１２、受け取り信号ライン１３を
配し所定の転送動作を行わせるものである。
１，駆動用のクロックパルスＪ・，？２を偽１２に印加
しては１駆動用のクロックパルスＪ，，Ｊ２を両ＬＳＩ
間で同期させるとともに両ＬＳＩ間のワードのタイミン
グも同期させ、転送命令に基づいて例えばクロツクパル
スＪ２のタイミングによりｌｂｉｔ〜鉱ｉｔのデータを
順次転送するようにしている。しかしながら、かかる同
期方式ではデータ転送のために専用のゲートが必要であ
り、特にＬＳＩ間のクロックパルス位相、ワードタイミ
ングの同期を必要とするためピン数増加の要因となると
いう欠点を有し、また、タイミング関係が複雑になると
いう欠点を有する。次に非同期式のものは、第２図Ａに
示すように、瓜１，１とＬＳＩ２２との間にデータバス
１，、転送命令ライン１２、受け取り信号ライン１３を
配し所定の転送動作を行わせるものである。
すなわち、同図Ｂのタイミングチャートに示すように、
先ず転送すべきデータを確認させ、この段階で転送命令
信号を“１”にしてＬＳＩ２にデータの受け取りを指示
する（図中期間ｔ，）。ＬＳＩ２では上記転送命令信号
に基づいてデータを受け取った後、データを受け取った
ことを知らせる受け取り信号をＬＳＩ，に送出する（図
中期間ｔ２）。ＬＳＩ，では上記ＬＳＩ２からの受け取
り信号に基づいてデータを書き替え次のビット（沙ｊｔ
目）のデータ転送の準備をする。このようにして順次デ
ータの転送を行なう。すなわち、この方式では両ＬＳＩ
間での同期信号を用いることなく転送命令→受け取り信
号のやりとりによってデータ転送を行うものである。し
かしながら、この非同期式によると、１ビット毎に転送
命令→データ受け取り→受け取り信号発生という順序を
くり返さなければならないため転送時間が長くかかると
いう欠点を有する。本発明は上記欠点を除去するために
なされたものであり、その目的とするところは、ＢＩの
外付用端子を増やすことなく転送の高速化を図ることが
できるデータ転送システムを提供することにある。
先ず転送すべきデータを確認させ、この段階で転送命令
信号を“１”にしてＬＳＩ２にデータの受け取りを指示
する（図中期間ｔ，）。ＬＳＩ２では上記転送命令信号
に基づいてデータを受け取った後、データを受け取った
ことを知らせる受け取り信号をＬＳＩ，に送出する（図
中期間ｔ２）。ＬＳＩ，では上記ＬＳＩ２からの受け取
り信号に基づいてデータを書き替え次のビット（沙ｊｔ
目）のデータ転送の準備をする。このようにして順次デ
ータの転送を行なう。すなわち、この方式では両ＬＳＩ
間での同期信号を用いることなく転送命令→受け取り信
号のやりとりによってデータ転送を行うものである。し
かしながら、この非同期式によると、１ビット毎に転送
命令→データ受け取り→受け取り信号発生という順序を
くり返さなければならないため転送時間が長くかかると
いう欠点を有する。本発明は上記欠点を除去するために
なされたものであり、その目的とするところは、ＢＩの
外付用端子を増やすことなく転送の高速化を図ることが
できるデータ転送システムを提供することにある。
上記目的を達成するための本発明の一実施例は、第１の
ＬＳＩ，から第２のは１２にデータを転送するシステム
において、上記両ＬＳＩの駆動を共通の発振器を用いて
行うとともに、転送開始時には第１のは１，から第２の
ＬＳＩ２に転送信号を送り、第２のＬＳＩ２から第１の
は１．には上記転送信号を受けた受け取り信号を送るこ
とによって両ＬＳＩ間のデータ転送スピードの同期をと
った後、データの転送と受けつけを同じスピードで処理
することを特徴とするものである。
ＬＳＩ，から第２のは１２にデータを転送するシステム
において、上記両ＬＳＩの駆動を共通の発振器を用いて
行うとともに、転送開始時には第１のは１，から第２の
ＬＳＩ２に転送信号を送り、第２のＬＳＩ２から第１の
は１．には上記転送信号を受けた受け取り信号を送るこ
とによって両ＬＳＩ間のデータ転送スピードの同期をと
った後、データの転送と受けつけを同じスピードで処理
することを特徴とするものである。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第３図Ａは本発明に係るデータ転送方式の一実施例を示
すブロック線図であり、同図Ｂはその動作説明のための
タイミングチャートである。
すブロック線図であり、同図Ｂはその動作説明のための
タイミングチャートである。
第３図Ａに示すように、ＬＳＩ，１とは１２２を設け、
両ＬＳＩ間にはクロツクＣＬＫ印加用ラィンー，、転送
命令信号ライン１２、受け取り信号ライン１３、データ
バス１４を配置する。ここで、クロツクＣＬＫはＬＳＩ
，の内蔵又は外付発振器からの出力周波数を使用するも
のとし、これをライン１，を介しては１２の駆動クロッ
クとして用いる。すなわち、こうすることによって両は
１は共通の発振器出力で駆動されるものとなり両者間は
周波数の同期がとれることになる。周波数の同期がとれ
るということは２つのＬＳＩがそれぞれ同一スピードで
回路動作を行うことになる。また、上記緩成においては
ＬＳＩ，からＬＳＩ２への転送命令及びＬＳＩ２からＬ
ＳＩ，への受け取り信号は、いずれも転送動作開始時点
で一度だけ印加するようにしている。すなわち、転送動
作開始時点で転送命令発生に基づいては１，のデータを
セットし、この転送命令を受けたことによって生ずるＬ
ＳＩ２の受け取り信号発生に基づいてＬＳＩ２の受け取
り動作を開始させ、以後はデータの転送と受け付けを同
じスピードで処理するものである。このことを同図Ｂの
タイミングチャートを用いて更に詳細に説明する。先ず
例えば、ＬＳＩ，を駆動するための発振器の出力クロッ
クＣＬＫをＬＳＬとは１２に共通に印加する。
両ＬＳＩ間にはクロツクＣＬＫ印加用ラィンー，、転送
命令信号ライン１２、受け取り信号ライン１３、データ
バス１４を配置する。ここで、クロツクＣＬＫはＬＳＩ
，の内蔵又は外付発振器からの出力周波数を使用するも
のとし、これをライン１，を介しては１２の駆動クロッ
クとして用いる。すなわち、こうすることによって両は
１は共通の発振器出力で駆動されるものとなり両者間は
周波数の同期がとれることになる。周波数の同期がとれ
るということは２つのＬＳＩがそれぞれ同一スピードで
回路動作を行うことになる。また、上記緩成においては
ＬＳＩ，からＬＳＩ２への転送命令及びＬＳＩ２からＬ
ＳＩ，への受け取り信号は、いずれも転送動作開始時点
で一度だけ印加するようにしている。すなわち、転送動
作開始時点で転送命令発生に基づいては１，のデータを
セットし、この転送命令を受けたことによって生ずるＬ
ＳＩ２の受け取り信号発生に基づいてＬＳＩ２の受け取
り動作を開始させ、以後はデータの転送と受け付けを同
じスピードで処理するものである。このことを同図Ｂの
タイミングチャートを用いて更に詳細に説明する。先ず
例えば、ＬＳＩ，を駆動するための発振器の出力クロッ
クＣＬＫをＬＳＬとは１２に共通に印加する。
このようにすれば両ＢＩは同一の周期を有するクロック
によって駆動されることになる。すなわち、両ＬＳＩの
動作スピードを同期させることができる。次に、ＬＳＩ
４からの転送命令をＬＳＩ２に送る。このとき、転送命
令の発生と共にＬＳＩ，の例えばカウンタを初期値にセ
ットしておく（図中期間りＬＳＩ２では上記転送命令を
受けて受け取り信号を発生し、ＬＳＩ，にそれを送る。
このとき、受け取り信号発生と同時にＬＳＩ２の例えば
カウンタを初期値にセットする（期間ら）。しかる後両
ＬＳＩのカウンタをスタートさせて転送動作を行わせれ
ばよい。両は１は同じスピードで動作するためデータの
転送と受け付けを同じスピードで処理するようにすれば
、前述の同期方式の如く多桁のデータを素早く転送する
ことができる。すなわち、非同期式のように各ビット毎
に転送信号→受け取り信号を発生させてワードタイミン
グを合わせる必要がなくデータ転送の開始時のみスピー
ドの同期をとるための信号を発生させるだけで足りる。
したがって、両ＬＳＩのワードタイミングについては両
者にィニシャラィズ期間の時間差分の位相差が生ずるが
、これは予め設計によってデータの持統時間を長くする
ことによってカバーすることができるから、各ビット期
間には１２のデータ受け取りストローブが立つようにタ
イミング設計しておくことによってワードタイミングの
ズレは問題とならない。また、上記実施例によれば、特
にワードタイミングの位相の同期をとる必要がないから
その分だけ同期式のものに比べては１の外付端子が少な
くなる。
によって駆動されることになる。すなわち、両ＬＳＩの
動作スピードを同期させることができる。次に、ＬＳＩ
４からの転送命令をＬＳＩ２に送る。このとき、転送命
令の発生と共にＬＳＩ，の例えばカウンタを初期値にセ
ットしておく（図中期間りＬＳＩ２では上記転送命令を
受けて受け取り信号を発生し、ＬＳＩ，にそれを送る。
このとき、受け取り信号発生と同時にＬＳＩ２の例えば
カウンタを初期値にセットする（期間ら）。しかる後両
ＬＳＩのカウンタをスタートさせて転送動作を行わせれ
ばよい。両は１は同じスピードで動作するためデータの
転送と受け付けを同じスピードで処理するようにすれば
、前述の同期方式の如く多桁のデータを素早く転送する
ことができる。すなわち、非同期式のように各ビット毎
に転送信号→受け取り信号を発生させてワードタイミン
グを合わせる必要がなくデータ転送の開始時のみスピー
ドの同期をとるための信号を発生させるだけで足りる。
したがって、両ＬＳＩのワードタイミングについては両
者にィニシャラィズ期間の時間差分の位相差が生ずるが
、これは予め設計によってデータの持統時間を長くする
ことによってカバーすることができるから、各ビット期
間には１２のデータ受け取りストローブが立つようにタ
イミング設計しておくことによってワードタイミングの
ズレは問題とならない。また、上記実施例によれば、特
にワードタイミングの位相の同期をとる必要がないから
その分だけ同期式のものに比べては１の外付端子が少な
くなる。
なお、上記２つのＬＳＩを１つの発振器出力で駆動する
には例えば第４図のような回路を用いればよい。
には例えば第４図のような回路を用いればよい。
同図は偽１２の駆動クｏックＣＬＫを出力する端子に接
続されるクロック出力回路の一例を示すものであり、Ｎ
ＯＲゲート回路Ｌ，，Ｌ２及び、電源Ｖｃｏと接地端子
間に直列接続されたＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）Ｍ，，Ｍ２からなる。ＮＯＲゲート回路Ｌの
一方の入力には端子Ｐ，を介して内蔵発振器使用時の信
号と外付発振器の使用時の信号のいずれかが印加される
ようになっており、他方の入力にはＮＯＲゲート回路−
の出力が印加されている。ＮＯＲゲート回路Ｌ２は上記
端子Ｐ，に印加される内蔵又は外付信号と、端子Ｐ２を
介して内蔵発振器の出力が印加されている。これら２つ
のゲート回路Ｌ，，−の出力によって上記ＦＥＴＭ，．
地を制御するものである。すなわち、端子Ｐ，に、、０
＾を印加するとＮＯＲゲート回路Ｌ及びＦＥＴＭ，，Ｍ
２の回路を介して内蔵発振器の出力が生じ、端子Ｐ，に
いｌｒを印加するとゲート回路Ｌ，Ｌの両出力が”０″
となるため出力高インピーダンス状態となり出力端子Ｐ
ｏから外付発振器の出力を印放することができるように
なる。したがって、上記第３図の実施例のような場合に
はＬＳＩ２のクロック出力回路を高インピーダンス状態
にしてＬＳＩ，からの発振出力を印加すれば同一周期を
有するクロックによって両ＬＳＩを駆動することができ
るものとなる。逆にＬＳＩ．にも同じような回路を設け
れば、同様にしてＬＳＩ２のクロックによってＬＳＩ，
を駆動することもできる。第５図は上記第３図を更に具
体化した場合のブロック線図であり、第６図はその機能
を説明するためのフローチャート、第７図は動作説明の
ためのタイミングチャートである。
続されるクロック出力回路の一例を示すものであり、Ｎ
ＯＲゲート回路Ｌ，，Ｌ２及び、電源Ｖｃｏと接地端子
間に直列接続されたＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）Ｍ，，Ｍ２からなる。ＮＯＲゲート回路Ｌの
一方の入力には端子Ｐ，を介して内蔵発振器使用時の信
号と外付発振器の使用時の信号のいずれかが印加される
ようになっており、他方の入力にはＮＯＲゲート回路−
の出力が印加されている。ＮＯＲゲート回路Ｌ２は上記
端子Ｐ，に印加される内蔵又は外付信号と、端子Ｐ２を
介して内蔵発振器の出力が印加されている。これら２つ
のゲート回路Ｌ，，−の出力によって上記ＦＥＴＭ，．
地を制御するものである。すなわち、端子Ｐ，に、、０
＾を印加するとＮＯＲゲート回路Ｌ及びＦＥＴＭ，，Ｍ
２の回路を介して内蔵発振器の出力が生じ、端子Ｐ，に
いｌｒを印加するとゲート回路Ｌ，Ｌの両出力が”０″
となるため出力高インピーダンス状態となり出力端子Ｐ
ｏから外付発振器の出力を印放することができるように
なる。したがって、上記第３図の実施例のような場合に
はＬＳＩ２のクロック出力回路を高インピーダンス状態
にしてＬＳＩ，からの発振出力を印加すれば同一周期を
有するクロックによって両ＬＳＩを駆動することができ
るものとなる。逆にＬＳＩ．にも同じような回路を設け
れば、同様にしてＬＳＩ２のクロックによってＬＳＩ，
を駆動することもできる。第５図は上記第３図を更に具
体化した場合のブロック線図であり、第６図はその機能
を説明するためのフローチャート、第７図は動作説明の
ためのタイミングチャートである。
第５図において、１及び２はＬＳＩ，、及びＬＳＩ２で
あり、両は１にはそれぞれ対応する各回路が設けられて
いる。
あり、両は１にはそれぞれ対応する各回路が設けられて
いる。
すなわち、３３，３ｂは各は１，，は１２に内蔵された
発振器にＰＧ．，ＣＰＧ２であり、両者はライン１．に
よって接続されている。
発振器にＰＧ．，ＣＰＧ２であり、両者はライン１．に
よって接続されている。
ＣＰＧ２に設けられたＴ端子はＣＰＧ２を不動作にする
ための端子でありここに”ｒを印加することによりＬＳ
Ｉ２は瓜１，のＣＰＧ，の出力ＣＬＫによって駆動され
るものとなる。図中必，４ｂはＬＳＩ，，は１２の制御
回路ＣＰＵ，，ＣＰＵ２であり、プログラムに基づいて
所定の制御信号を出力するようになっている。
ための端子でありここに”ｒを印加することによりＬＳ
Ｉ２は瓜１，のＣＰＧ，の出力ＣＬＫによって駆動され
るものとなる。図中必，４ｂはＬＳＩ，，は１２の制御
回路ＣＰＵ，，ＣＰＵ２であり、プログラムに基づいて
所定の制御信号を出力するようになっている。
５ａはトランスフアラツチであり、ＣＰＵ，からの制御
信号に基づいて転送信号を一時記憶しライン１２を介し
てＣＰＵ２に送出するものである。
信号に基づいて転送信号を一時記憶しライン１２を介し
てＣＰＵ２に送出するものである。
５ｂは同じくトランスフアラッチでありＣＰＵ２からの
制御信号に基ついて受け取り信号を一時記憶しライン１
３を介してＣＰＵ，に送出するものである。
制御信号に基ついて受け取り信号を一時記憶しライン１
３を介してＣＰＵ，に送出するものである。
６ ａ ， ６ ｂ は、ＬＳＩ，．ＬＳＩ２のポイン
タＰｏｉｎｔｅｒ，，Ｐｏｉｎｔｅｒ２であり、現在
何ビット目のデータを送っているか又は受け取っている
かを記憶し表示するものでありカウンタ構成となってい
る。
タＰｏｉｎｔｅｒ，，Ｐｏｉｎｔｅｒ２であり、現在
何ビット目のデータを送っているか又は受け取っている
かを記憶し表示するものでありカウンタ構成となってい
る。
７ａ，７ｂはデータを記憶しているＲＡＭ，，ＲＡＭ２
であり、データバス１４を介してＲＡＭ，のデータをＲ
ＡＭ２に書き込むものである。
であり、データバス１４を介してＲＡＭ，のデータをＲ
ＡＭ２に書き込むものである。
上記回路の動作を第６図のフローチャート及び、第７図
のタイミングチャートを用いて説明する。
のタイミングチャートを用いて説明する。
なお、以下の説明においては、フロチャートの経過（ル
−チン）Ａ〜Ｍと、タイミングチャートの期間ｔ＾〜ｔ
Ｍは対応させてあり、同時に説明を行うものとする。Ｌ
ＳＩ，とＬＳＩ２とは上述のように同一の発振器の出力
ＣＬＫによって駆動されるものとなるが、各ＬＳＩ間に
電源投入から一定期間ィニシャラィズがなされ、これに
よりワードタイミングに位相差が生ずることが考えられ
る。
−チン）Ａ〜Ｍと、タイミングチャートの期間ｔ＾〜ｔ
Ｍは対応させてあり、同時に説明を行うものとする。Ｌ
ＳＩ，とＬＳＩ２とは上述のように同一の発振器の出力
ＣＬＫによって駆動されるものとなるが、各ＬＳＩ間に
電源投入から一定期間ィニシャラィズがなされ、これに
よりワードタイミングに位相差が生ずることが考えられ
る。
第７図のタイミングチャートではＬＳＩ，のワードタイ
ミングの方がＬＳＩ２のそれよりも１クロツク分だけ進
んでいる場合を例として示した。先ずＬＳＬでは、ＣＰ
Ｕ，で転送用トランスフアラツチ５ａをセットすると同
時にポインタ６ａをクリアする（第６図のルーチンＡ，
Ｂ及び第７図の期間ｔ＾，ｔ８）。
ミングの方がＬＳＩ２のそれよりも１クロツク分だけ進
んでいる場合を例として示した。先ずＬＳＬでは、ＣＰ
Ｕ，で転送用トランスフアラツチ５ａをセットすると同
時にポインタ６ａをクリアする（第６図のルーチンＡ，
Ｂ及び第７図の期間ｔ＾，ｔ８）。
Ｂ１２では、ＣＰＧ２で受け取り信号用トランスフアラ
ッチ５ｂをセットする（第６図のルーチンＧ、第７図の
期間ｔｃ）。トランスフアラッチ５ａの出力によっては
ＳＩ２では受け取りラツチ５ｂによって受け取り信号を
発生するから、瓜１，はこの受け取り信号を受けてＬＳ
Ｉ２のデータ転送の準備ができたことを知る（第６図の
ルーチンＣ、第７図の期間ｔｃ）。なお、ＬＳＩ２はデ
ータの３ワード分に相当する期間は誤転送を生じさせな
いためＮｏＯｐｅｒａｔｉｏｎとされる（第６図のルー
チンＨ〜Ｔ、第７図の期間ｔＨ〜ｔＫ迄）。そして山１
，では上記は１２の受け取り信号を受けた後でｌｂｉｔ
目のデータをセットする（第６図のルーチンＤ、第７図
の期間ｔｏ）。ＬＳＩ，はデータセットの後、バスラィ
ン１４を介して上記セットしたデータをＬＳＩ２１こ向
けて送り出す（第７図の期間ｔＥ）。この段階でＬＳＩ
，のポインタ６ａは１つ加算（インクリメント）される
（第６図のルーチンＥ、第７図の期間ｔＥ）。次には１
２ではポィンタ６ｂをクリアし受け取り準備をする（第
６図のルーチンＫ、第７図の期間ｔＫ）。ＬＳＬではポ
ィンタの動作が終ったか否かを検知し、終っていれば次
のがｉｔ目のデータをセットする（第６図のルーチンＦ
以降、第７図の期間ｔＦじ汎降）。さらに、ＬＳＩ２で
はデ−タストローブを立て上記ｌｂｉｔ目のデータをＲ
ＡＭ７ｂに読み込む（第６図のルーチンＬ、第７図の期
間ｔＬ）。しかる後ポィンタをインクリメントする（第
６図のルーチンＭ、第７図の期間ｔＮ）。
ッチ５ｂをセットする（第６図のルーチンＧ、第７図の
期間ｔｃ）。トランスフアラッチ５ａの出力によっては
ＳＩ２では受け取りラツチ５ｂによって受け取り信号を
発生するから、瓜１，はこの受け取り信号を受けてＬＳ
Ｉ２のデータ転送の準備ができたことを知る（第６図の
ルーチンＣ、第７図の期間ｔｃ）。なお、ＬＳＩ２はデ
ータの３ワード分に相当する期間は誤転送を生じさせな
いためＮｏＯｐｅｒａｔｉｏｎとされる（第６図のルー
チンＨ〜Ｔ、第７図の期間ｔＨ〜ｔＫ迄）。そして山１
，では上記は１２の受け取り信号を受けた後でｌｂｉｔ
目のデータをセットする（第６図のルーチンＤ、第７図
の期間ｔｏ）。ＬＳＩ，はデータセットの後、バスラィ
ン１４を介して上記セットしたデータをＬＳＩ２１こ向
けて送り出す（第７図の期間ｔＥ）。この段階でＬＳＩ
，のポインタ６ａは１つ加算（インクリメント）される
（第６図のルーチンＥ、第７図の期間ｔＥ）。次には１
２ではポィンタ６ｂをクリアし受け取り準備をする（第
６図のルーチンＫ、第７図の期間ｔＫ）。ＬＳＬではポ
ィンタの動作が終ったか否かを検知し、終っていれば次
のがｉｔ目のデータをセットする（第６図のルーチンＦ
以降、第７図の期間ｔＦじ汎降）。さらに、ＬＳＩ２で
はデ−タストローブを立て上記ｌｂｉｔ目のデータをＲ
ＡＭ７ｂに読み込む（第６図のルーチンＬ、第７図の期
間ｔＬ）。しかる後ポィンタをインクリメントする（第
６図のルーチンＭ、第７図の期間ｔＮ）。
そして、ポィンタの動作が終了したか杏かを検知し、終
了していれば次の動作に進む（第６図のルーチンＮ）。
このようにして最終のデータを転送する段階でスピード
の同期をとつてしまえば、後は３ワード毎にデータを変
え、３ワード毎にデータ受け取りのストローブを立てれ
ば迅速にデータ転送がなされる。
了していれば次の動作に進む（第６図のルーチンＮ）。
このようにして最終のデータを転送する段階でスピード
の同期をとつてしまえば、後は３ワード毎にデータを変
え、３ワード毎にデータ受け取りのストローブを立てれ
ば迅速にデータ転送がなされる。
このように、データを３ワード分保持するようにしたか
ら、データのストロープが多少ズレても誤動作を起すこ
とはない。以上の説明から明らかなように、本発明を用
いれ１よ、ＬＳＩの外付端子を増加させることなく（上
記実施例では１，〜１４の４本のラインでよい）、デー
タ転送の高速化が図れるものとなる（最初に転送スピー
ドの同期をとれば次のデータ転送は自動的にストローブ
を立てることにより行われる）。
ら、データのストロープが多少ズレても誤動作を起すこ
とはない。以上の説明から明らかなように、本発明を用
いれ１よ、ＬＳＩの外付端子を増加させることなく（上
記実施例では１，〜１４の４本のラインでよい）、デー
タ転送の高速化が図れるものとなる（最初に転送スピー
ドの同期をとれば次のデータ転送は自動的にストローブ
を立てることにより行われる）。
【図面の簡単な説明】
第１図Ａは従来の同期式データ転送システムを示すブロ
ック線図、第２図Ａは従釆の非同期式データ転送システ
ムを示すブロック線図、第３図Ａは本発明のデータ転送
システムを示すブロック線図、第１図Ｂ、第２図Ｂ、第
３図Ｂはそれぞれ上記ブロック線図のタイミングチャー
ト、第４図は本発明に用いられるクロック出力回路の一
例を示す回路図、第５図は本発明の具体的回路構成の一
例を示すブロック線図、第６図はそのフローチャート、
第７図はそのタイミングチャートである。 １……ＬＳＬ、２……ＬＳＩ２、３ａ，３ｂ……ＣＰＧ
，，ＣＰＧ２、４ａ，４ｂ・・・・・・ＣＰＵ，，ＣＰ
Ｕ２、５ａ，５ｂ……トランスフアラツチ、６ａ，６０
……ポインタ、７ａ，７ｂ…・・・ＲＡＭ．，ＲＡＭ２
。 数′図努２図 第３図 猪ィ‐ 図 努Ｊ図 弟６図 図 い ミ峠
ック線図、第２図Ａは従釆の非同期式データ転送システ
ムを示すブロック線図、第３図Ａは本発明のデータ転送
システムを示すブロック線図、第１図Ｂ、第２図Ｂ、第
３図Ｂはそれぞれ上記ブロック線図のタイミングチャー
ト、第４図は本発明に用いられるクロック出力回路の一
例を示す回路図、第５図は本発明の具体的回路構成の一
例を示すブロック線図、第６図はそのフローチャート、
第７図はそのタイミングチャートである。 １……ＬＳＬ、２……ＬＳＩ２、３ａ，３ｂ……ＣＰＧ
，，ＣＰＧ２、４ａ，４ｂ・・・・・・ＣＰＵ，，ＣＰ
Ｕ２、５ａ，５ｂ……トランスフアラツチ、６ａ，６０
……ポインタ、７ａ，７ｂ…・・・ＲＡＭ．，ＲＡＭ２
。 数′図努２図 第３図 猪ィ‐ 図 努Ｊ図 弟６図 図 い ミ峠
Claims (1)
- １ 第１のＬＳＩから第２のＬＳＩにデータを転送する
システムにおいて、上記両ＬＳＩの駆動を共通の発振器
を用いて行うとともに、転送開始時には第１のＬＳＩか
ら第２のＬＳＩに転送信号を送り、第２のＬＳＩから第
１のＬＳＩには上記転送信号を受けた受け取り信号を送
ることによって両ＬＳＩ間のデータ転送スピードの同期
をとつた後、データの転送と受けつけを同じスピードで
処理することを特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063328A JPS6024981B2 (ja) | 1977-06-01 | 1977-06-01 | デ−タ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063328A JPS6024981B2 (ja) | 1977-06-01 | 1977-06-01 | デ−タ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53148937A JPS53148937A (en) | 1978-12-26 |
| JPS6024981B2 true JPS6024981B2 (ja) | 1985-06-15 |
Family
ID=13226065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52063328A Expired JPS6024981B2 (ja) | 1977-06-01 | 1977-06-01 | デ−タ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024981B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137749A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Synchronism establishment system |
| JPS5899866A (ja) * | 1981-12-09 | 1983-06-14 | Hitachi Ltd | ２重化演算処理システム |
| JPS60239858A (ja) * | 1984-05-15 | 1985-11-28 | Fujitsu Ltd | デ−タ授受方式 |
-
1977
- 1977-06-01 JP JP52063328A patent/JPS6024981B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53148937A (en) | 1978-12-26 |
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