JPS60249371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60249371A JPS60249371A JP10510984A JP10510984A JPS60249371A JP S60249371 A JPS60249371 A JP S60249371A JP 10510984 A JP10510984 A JP 10510984A JP 10510984 A JP10510984 A JP 10510984A JP S60249371 A JPS60249371 A JP S60249371A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、所謂ＧａＡｓＦＥＴと称せられる素子からなる半
導体装置は、例えば次のようにして製造されている。先
ず、第１図（ＡＩに示す如（、ＧａＡｓ半導体基板１の
所定領域にＮ型の低濃度領域２を形成し、次いで、低濃
度領域２上にＴｉｗ等からなる所定パターンの高融点金
属層３を形成する。
導体装置は、例えば次のようにして製造されている。先
ず、第１図（ＡＩに示す如（、ＧａＡｓ半導体基板１の
所定領域にＮ型の低濃度領域２を形成し、次いで、低濃
度領域２上にＴｉｗ等からなる所定パターンの高融点金
属層３を形成する。
次に、同図（Ｂ）に示す如く、高融点金属層３をマスク
にしてＮ型の高濃度不純物の注入を行ない、ＧａＡｓ半
導体基板１内に高濃度領域４を形成する。
にしてＮ型の高濃度不純物の注入を行ない、ＧａＡｓ半
導体基板１内に高濃度領域４を形成する。
次に、同図（Ｃ）に示す如く、高融点金属層３、高濃度
領域４を含むＧａＡｓ半導体基板１上にＳｉＯ２膜５を
形成し、高濃度領域４を活性化するためのアニールを施
す。
領域４を含むＧａＡｓ半導体基板１上にＳｉＯ２膜５を
形成し、高濃度領域４を活性化するためのアニールを施
す。
然る後、同図（Ｄ）に示す如く、高濃度領域４にオーミ
ック接触する電極６の形成等を行ない、半導体装置を得
る。
ック接触する電極６の形成等を行ない、半導体装置を得
る。
このような半導体装置の製造方法では、高濃度領域４の
活性化を行うためのアニール温度が、高融点金属層３の
加熱温度限界の制限を受ける。
活性化を行うためのアニール温度が、高融点金属層３の
加熱温度限界の制限を受ける。
このため、高濃度領域４の活性化を十分に達成できない
。特に、ダート抵抗を下げるために金等の低抵抗金属層
を高融点金属層３上に積層している場合には、両者が合
金化し々い温度下で高濃度領域４のアニールをする必要
がある。更に、高融点金属層３がＧａＡｓ半導体基板１
上で良好なショットキー特性を発揮するためにも、高濃
度領域４のアニール温度を制限する必要がある。その結
果、高濃度領域４の活性化率及び高融点金属層３による
ショットキー特性の低下を招き、素子特性の優れた半導
体装置が得られない問題があった。
。特に、ダート抵抗を下げるために金等の低抵抗金属層
を高融点金属層３上に積層している場合には、両者が合
金化し々い温度下で高濃度領域４のアニールをする必要
がある。更に、高融点金属層３がＧａＡｓ半導体基板１
上で良好なショットキー特性を発揮するためにも、高濃
度領域４のアニール温度を制限する必要がある。その結
果、高濃度領域４の活性化率及び高融点金属層３による
ショットキー特性の低下を招き、素子特性の優れた半導
体装置が得られない問題があった。
〔発明の目的〕
本発明は、高融点金属層のアニールと不純物領域の活性
化とを同時に行って、しかも、優れたショツトキー性及
び活性化率を得ることができる半導体装置の製造方法を
提供することをその目的とするものである。
化とを同時に行って、しかも、優れたショツトキー性及
び活性化率を得ることができる半導体装置の製造方法を
提供することをその目的とするものである。
本発明は、高融点金属層上に酸化膜を載せず、不純物領
域上のみに酸化膜を載置して、高融点金属層のアニール
と不純物領域の活性化とを同時に行ない、優れたショツ
トキー性及び活性化率を得ることができる半導体装置の
製造方法である。
域上のみに酸化膜を載置して、高融点金属層のアニール
と不純物領域の活性化とを同時に行ない、優れたショツ
トキー性及び活性化率を得ることができる半導体装置の
製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、第２図（Ａ）に示す如（、ＧａＡｓ半導体基板２
００所定領域に例えばＳｉイオンを注入し、チャネル部
となるＮ型の低濃度領域２１を形成するＯ 次に、同図（Ｂ）に示す如く、低濃度領域２１を含むＧ
ａＡ３半導体基板２０上に厚さ約０．３μｍのＳ ｉＯ
２膜２２を形成する。次いで、５ｉ０２膜２２上に所定
パターンのレノスト膜２３を形成し、このレジスト膜２
３をマスクにして周知の写真蝕刻法によりＳ ｉｏ ２
膜２２にゲートメタル開口部２４を開口する。ここで、
レジスト膜２３の膜厚は、１μｍ以上のものを使用する
のが望ましい０次に、同図（Ｃ）に示す如く、ダートメ
タル開口部２４によシ露出した低濃度領域２１上及びレ
ジスト膜２３上に例えばＴｌｗ等の高融点金属からなる
ゲート形成部材２５を厚さ約０５μｍ堆積する。
００所定領域に例えばＳｉイオンを注入し、チャネル部
となるＮ型の低濃度領域２１を形成するＯ 次に、同図（Ｂ）に示す如く、低濃度領域２１を含むＧ
ａＡ３半導体基板２０上に厚さ約０．３μｍのＳ ｉＯ
２膜２２を形成する。次いで、５ｉ０２膜２２上に所定
パターンのレノスト膜２３を形成し、このレジスト膜２
３をマスクにして周知の写真蝕刻法によりＳ ｉｏ ２
膜２２にゲートメタル開口部２４を開口する。ここで、
レジスト膜２３の膜厚は、１μｍ以上のものを使用する
のが望ましい０次に、同図（Ｃ）に示す如く、ダートメ
タル開口部２４によシ露出した低濃度領域２１上及びレ
ジスト膜２３上に例えばＴｌｗ等の高融点金属からなる
ゲート形成部材２５を厚さ約０５μｍ堆積する。
次に、同図（Ｄ）に示す如く、リフトオフによシレジス
ト膜２３とその上に残存するダート形成部材２５を除去
し、ゲートメタル開口部２４にダート電極となる所定パ
ターンの高融点金属層２５を形成する。
ト膜２３とその上に残存するダート形成部材２５を除去
し、ゲートメタル開口部２４にダート電極となる所定パ
ターンの高融点金属層２５を形成する。
次に、同図（Ｅ）に示す如く、５Ｉ０２膜２２上に所定
パターンのレジスト膜２６を形成し、このレノスト膜２
６と高融点金属層２５をマスクにして、ソース、ドレイ
ンを形成するためのＳｉイオンからなる高濃度不純物２
８をイオン注入し、ＧａＡｓ半導体基板２０内に高濃度
領域２７を形成する。ここで、Ｓｉイオンの注入条件と
しては、厚さ０．３μｍの５ＩＯ２膜２２を容易に貫通
するように、３００ ｋｅＶ以上の加速エネルギーに設
定するのが望ましい。
パターンのレジスト膜２６を形成し、このレノスト膜２
６と高融点金属層２５をマスクにして、ソース、ドレイ
ンを形成するためのＳｉイオンからなる高濃度不純物２
８をイオン注入し、ＧａＡｓ半導体基板２０内に高濃度
領域２７を形成する。ここで、Ｓｉイオンの注入条件と
しては、厚さ０．３μｍの５ＩＯ２膜２２を容易に貫通
するように、３００ ｋｅＶ以上の加速エネルギーに設
定するのが望ましい。
然る後、同図（Ｆ’）に示す如く、ハロゲンランプから
の光２９で２〜１０秒間熱処理を施し、高濃度領域２７
の活性化と、高融点金属層２５とＧａＡｓ半導体基板２
０間のショツトキー性を保持させて、半導体装置ユ」を
得る。このとき、高濃度領域２７の温度は約ｓｏｏ’ｃ
に設定され、高融点金属層２５の温度は約８９０℃に設
定される。
の光２９で２〜１０秒間熱処理を施し、高濃度領域２７
の活性化と、高融点金属層２５とＧａＡｓ半導体基板２
０間のショツトキー性を保持させて、半導体装置ユ」を
得る。このとき、高濃度領域２７の温度は約ｓｏｏ’ｃ
に設定され、高融点金属層２５の温度は約８９０℃に設
定される。
このようにこの半導体装置の製造方法によれば、高融点
金属層２５上にＳ ｉＯ２膜を載せずに、高濃度領域２
７上にのみ５１０２膜２２を載置した状態で、ハロゲン
ラングからの光２９によってアニールを行うことができ
る。このため、高融点金属層２５側の温度を約８００℃
に設定して、第３図に特性！（Ｉ）にて示す如く、高融
点金属層２５におけるバリアハイドを０８ｅｖとし、シ
ョットキー特性を良好に設定できると共に、高濃度領域
２７の温度を約８９０℃に設定して第３図に特性線（Ｉ
Ｉ）にて示す如く、高濃度領域２７のシート抵抗を１５
００／ｃ程度にして活性化率を向上させることができる
。しかも、高融点金属層のアニールと高濃度領域２７の
活性化を同時に行うことができる。
金属層２５上にＳ ｉＯ２膜を載せずに、高濃度領域２
７上にのみ５１０２膜２２を載置した状態で、ハロゲン
ラングからの光２９によってアニールを行うことができ
る。このため、高融点金属層２５側の温度を約８００℃
に設定して、第３図に特性！（Ｉ）にて示す如く、高融
点金属層２５におけるバリアハイドを０８ｅｖとし、シ
ョットキー特性を良好に設定できると共に、高濃度領域
２７の温度を約８９０℃に設定して第３図に特性線（Ｉ
Ｉ）にて示す如く、高濃度領域２７のシート抵抗を１５
００／ｃ程度にして活性化率を向上させることができる
。しかも、高融点金属層のアニールと高濃度領域２７の
活性化を同時に行うことができる。
なお、高融点金属層２５上に金等の金属層を積層した場
合にも、高濃度領域２７（ｌｌＩｌの温度を約９３０℃
に設定し、かつ高融点金属層２５側の温度を約８００℃
に設定して、良好なショットキー特性と活性化を達成で
きることが確認された。
合にも、高濃度領域２７（ｌｌＩｌの温度を約９３０℃
に設定し、かつ高融点金属層２５側の温度を約８００℃
に設定して、良好なショットキー特性と活性化を達成で
きることが確認された。
因みに、従来方法で半導体装置を製造するものでは、高
濃度領域側の温度を８３０℃に設定すると、高融点金属
層側では７９０〜９００℃の温度に達し、高融点金属層
２５による良好なショットキー特性が得られず、しかも
高濃度領域を十分に活性化できないことが確認されてい
る。
濃度領域側の温度を８３０℃に設定すると、高融点金属
層側では７９０〜９００℃の温度に達し、高融点金属層
２５による良好なショットキー特性が得られず、しかも
高濃度領域を十分に活性化できないことが確認されてい
る。
また、ＳｉＯ２膜の熱吸収による温度上昇を調べるため
に、ＧａＡｇ半導体基板上でハロケ９ンランプによる光
の照射で８００℃になる条件の場合に、ＧａＡｇ半導体
基板上に０．３μｍの５１０２膜を形成したものでは、
第４図にＡにて示す如く、約８５０℃まで温度上昇する
。また、ＧａＡｓ半導体基板上に厚さＱ、５μｍのＴｉ
ｗからなる高融点金属層を形成したものでは、高融点金
属層の表面での光の反射によシ同図にＢにて併記する如
く、約７５０℃まで温度降下が起きる。更に、この高融
点金属層上に厚さ０３μｍの５ＩＯ２膜を形成したもの
では、同図にＣにて併記する如く、約９３０℃まで温度
上昇が起きる。一方、前述の高融点金属層上に５ＩＯ２
膜の代わシに厚さ０．５μｍの金層を形成したものでは
、金層での光の反射によシ約７１０℃まで温度降下が起
きる。以上の実験結果から、ダート電極となる高融点金
属層上にＳ ｉＯ２膜を載せずに、高濃度領域上にのみ
Ｓ ｉＯ２膜を載置することＫよって、高融点金属層に
よるショットキー特性を良好に１〜、しかも、高濃度領
域の活性化を十分に達成できることが分る。
に、ＧａＡｇ半導体基板上でハロケ９ンランプによる光
の照射で８００℃になる条件の場合に、ＧａＡｇ半導体
基板上に０．３μｍの５１０２膜を形成したものでは、
第４図にＡにて示す如く、約８５０℃まで温度上昇する
。また、ＧａＡｓ半導体基板上に厚さＱ、５μｍのＴｉ
ｗからなる高融点金属層を形成したものでは、高融点金
属層の表面での光の反射によシ同図にＢにて併記する如
く、約７５０℃まで温度降下が起きる。更に、この高融
点金属層上に厚さ０３μｍの５ＩＯ２膜を形成したもの
では、同図にＣにて併記する如く、約９３０℃まで温度
上昇が起きる。一方、前述の高融点金属層上に５ＩＯ２
膜の代わシに厚さ０．５μｍの金層を形成したものでは
、金層での光の反射によシ約７１０℃まで温度降下が起
きる。以上の実験結果から、ダート電極となる高融点金
属層上にＳ ｉＯ２膜を載せずに、高濃度領域上にのみ
Ｓ ｉＯ２膜を載置することＫよって、高融点金属層に
よるショットキー特性を良好に１〜、しかも、高濃度領
域の活性化を十分に達成できることが分る。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、高融点金属層のアニールと不純物領域の活性
化とを同時に行って、しかも優れたショツトキー性及び
活性化率を得ることができるものである。
によれば、高融点金属層のアニールと不純物領域の活性
化とを同時に行って、しかも優れたショツトキー性及び
活性化率を得ることができるものである。
第１図（Ａ）乃至同図（Ｄ）は、従来の半導体装置の製
造方法を工程順に示す説明図、第２図（Ａ）乃至同図（
巧は、本発明方法を工程順に示す説明図、第３図は、シ
ート抵抗及びバリアノ飄イトとアニール温度との関係を
示す特性図、第４図は、ＧａＡｓ半導体基板上の各層の
表面温度と各層の構成との関係を示す特性図である。 ２０・・・ＧａＡｓ半導体基板、２１・・・低濃度領域
、２２・・・５ｉ０４２Ｊ・・・レジスト膜、２４・・
・ゲートメタル開口部、２５・・・ダート形成部材、２
６・・・レジスト膜、２７・・・高濃度領域、２８・・
・高濃度不純物、２９・・・光、３０−・・半導体装置
。
造方法を工程順に示す説明図、第２図（Ａ）乃至同図（
巧は、本発明方法を工程順に示す説明図、第３図は、シ
ート抵抗及びバリアノ飄イトとアニール温度との関係を
示す特性図、第４図は、ＧａＡｓ半導体基板上の各層の
表面温度と各層の構成との関係を示す特性図である。 ２０・・・ＧａＡｓ半導体基板、２１・・・低濃度領域
、２２・・・５ｉ０４２Ｊ・・・レジスト膜、２４・・
・ゲートメタル開口部、２５・・・ダート形成部材、２
６・・・レジスト膜、２７・・・高濃度領域、２８・・
・高濃度不純物、２９・・・光、３０−・・半導体装置
。
Claims (1)
- 半導体基板の所定領域に低濃度領域を形成する工程と、
該低濃度領域を含む前記半導体基板上に配化膜及び所定
パターンのレジスト膜を順次形成する工程と、該レジス
ト膜をマスクにして前記酸化膜にゲートメタル開口部を
形成する工程と、前記レジスト膜をマスクにして該ダー
トメタル開口部内に高融点金属からなるダート電極形成
部材を充填する工程と、前記レジスト膜と共にその上に
残存した前記ダート電極形成部材を除去して所定パター
ンの高融点金属層を形成する工程と、該高融点金属層を
マスクにして前記半導体基板内に高濃度不純物を導入し
て高濃度領域を形成する工程と、ハロダンランプからの
光によシ該高濃度領域及び前記高融点金属層に熱処理を
施す工程とを具備することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510984A JPS60249371A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510984A JPS60249371A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249371A true JPS60249371A (ja) | 1985-12-10 |
Family
ID=14398675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10510984A Pending JPS60249371A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
-
1984
- 1984-05-24 JP JP10510984A patent/JPS60249371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
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