JPS60247938A - 半導体製造装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は歩留の向上、制御精度の向上および処理プロセ
スの自動化を図った半導体製造プロセス制御装置に関す
るものである。

〔背景技術〕

ＩＣ，ＬＳＩ、ＶＬＳＩ等の半導体装置は、半導体基板
上にトランジスタ、ダイオード、抵抗、コンデンサ等の
各種素子と、回路を構成するための配線を組合せてシス
テム化したものである。このため、各種素子や回路の一
部にでも不良や規格外れが存在すると半導体装置全体が
不良となる。

この不良発生の確率は各種素子や配線その他の不良発生
の確率の積として表われる。

半導体装置の集積度の向上により加工精度が限界に近づ
いている。パターンの最小幅は１．５μｍ・かうサブミ
クロンへと微細化されつつあるため、不良の発生も多く
なり易い。この不良の発生を抑制して半導体装置の製造
歩留りを向上するには、したがって、半導体装置の製造
プロセスの各処理工程を高精度に制御する必要があり、
かつ処理工程の高能率化、安定化を図るためには処理工
程の制御の自動化を図ることが好ましい。

しかしながら、現在の半導体装置製造プロセスにおいて
はこの要求が満されておらず、歩留向上の障害となって
いる。例えば各処理工程の制御は殆んどオーブン制御と
なっている。しかも各処理工程後の検査で得られるデー
タに基づいてバッチ（ロット）単位での制御を人為的な
制御で行なっている。各処理工程制御に人為的ファクタ
が介在し処理の不安定化、低効率化の問題が生じる。ま
た、各処理工程間を考慮した状態での最適化制御が困難
であり、制御の高精度化を図ることが難かしいという問
題が生じている。

一方、半導体装置の製造プロセスにあっては、処理の制
御を前述のように人為的にかつバッチ単位で行なってい
るため、１又は２８度の処理に対して夫々専用の測定部
を設ける必要がある。制御装置もこれに対応して各処理
毎に独立して設けなければならない。このため、各処理
装置の配設位置、スペース等に制約を受け、多数の工程
にわたって一連の製造ラインを構成することが困難にな
ると共に、自動化することも難かしく、制御精度や制御
速度の向上の障害になっている。

なお、半導体の製造におけるウェーッ・プロセスの自動
化については、たとえば雑誌「Ｓｅｎ〕ｉ　ｃｏｎｄｕ
−ｃｔｏｒ　ＷｏｒｌｄＪ　１９８３年５月号のｐ４６
〜ｐ５２に示されている。

〔発明の目的〕

本発明の目的は多数の処理部と、これに対応する測定部
とを有する半導体製造装置のライン化および自動化を可
能とすることにある。

本発明の他の目的は制御精度の向上および制御の安定性
の向上を図った半導体製造装置を提供すること忙ある。

本発明の帥記ならび九そのほかの目的と新規な特徴は、
本明細書の記述？よび添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単忙説明すれば、下記のとおりである。

すなわち、複数の処理部と測定部とを一連的に配設して
ラインを構成すると共にこのラインに沿ってウェーハ等
の被処理物を移動できるようにし、かつ処理部と測定部
の間に制御部を接続して設定値や測定値に基づいて測定
部前後の処理部を任意的に制御し得るよう構成する。こ
れにより、各処理部における処理条件を制御部によって
自動的に制御できしかもその制御精度や安定度を向上す
ることができ、更に各処理部や測定部の配置の制約を緩
和して装置のレイアウトの自由度を増大し、所望のライ
ンの構成を可能にするものである。

〔実施例〕

第１図へ〜＋Ｃ１は本発明のシステムの主要な制御であ
る「適応制御Ｊ　ｒＦ、Ｆ制御（Ｆｅｅｄ　Ｆｏｒｗａ
ｒｄＣｏｎｔｒｏｌ　）Ｊ　ｒ設定値制御」の基本構成
図である。

先ずこれらを説明する。

「適応制御」は、第１囚人のように、−の処理工程又は
プロセス又は処理装置（以下、単に処理部という）１を
その後の工程に設けた測定又は検査工程又はプロセス又
は測定又は検査装置（以下、単に測定４部という）２で
得たデータをもとに制御部３によって制御する。制御部
３には外部から設定された目標値と測定部２からの信号
が入力される。制御部３は処理部１に対して信号を出力
する。

この制御によれば、例えば、ウェーハ等の被処理物の処
理プロセスを次のように制御する。１枚目のウェーハま
たはｉ回目のバッチを処理部１で処理した後にこれを測
定部２で測定する。その結果得たデータをｉ回目の信号
Ｔｉとし工制御剖３に入力する。制御＠３では信号Ｔｉ
と外部から設定された目標値（外部設定値）Ｍとを比較
し、両者の差をめる。この差にもとづいて制御信号Ｓ　
ｉ　＋　ｉを処理部１に出力してｊ＋を枚目のウェーハ
またはｉ　−１−ｉ回目のバッチの処理を行なう。

これにより最適な制御（および制御の自動化）を可能に
する。

１’−Ｆ、Ｆ制御」は、第１図Ｂ１のように、−の処理
＠４を、前の工程に設けた測定部５で得たデータをもと
に制御部６によって制御する。制御部６には測定部５か
らの信号が入力され、制御部６は処理部４に信号を出力
する。

この制御によれば、１枚目のウェーハまた）言１回目の
バッチのウェーハに対する前の工程での処理結果は測定
部５からの１回目の信号Ｔｉとして制御部６１Ｃ入力さ
れる。信号Ｔ１と制御部６に与えられた外部から設定さ
れた目標値Ｍに基づいて１回目の制御信号Ｓ１を処理部
４に出力する。測定部５から処理部４に移送されてぎた
ｉ枚目のウェーハまたは１回目のパッチのウェーハを信
号Ｓｉにもとづいて処理する。

これにより最適な制御を行なうことができる。

「設定値制御」は、第１図ｔｃＩのように、処理部７を
制御部８によって制御する。制御部８には設計値信号等
が入力される。制御部８内では、シミュレート用のコン
ピュータによって、ウェーハに対する材料、雰囲気、温
度等の変化に対応して変更すべき処理条件或いは目標処
理条件をシミュレートする。

この制御によれば、設計値や補正された設計値等の設定
値信号りに基づいて、制御部８内でシミュレートを行な
う。つまり、設計値や補正された設計値りに対応する処
理プロセス７における処理の目標値ＭＳを算出する。目
標値信号Ｍ６は制御部８かも処理＠７に入力され、信号
Ｍｓにより処理部７を制御する。

第２図は以上の３つの制御をＭＯ８型電界効果トランジ
スタ（ＭＯＳＦＥＴ）からなる牛導体装置の製造プロセ
スに適用した実施例の制御システムを示す図である。

第２図の制御システム図と、８３図（５）〜Ｈとを対応
して、簡単にＭＯＳＦＥＴの製造プロセスの一部を以下
に示す。

石英管を反応炉（熱処理炉）５１とし熱処理（熱酸化）
によってウェーハのＰ型シリコン半導体基板１０１表面
上にゲート酸化膜１０２を形成するゲート酸化部１１が
設けられている。この直後にゲート酸化膜１０２の厚さ
Ｔ。Ｘを測定する酸化膜厚測定部１２が設けられている
（第３図ｔＡｌ）。

次いで、ゲート酸化膜１０２を通して基板１０１上にボ
ロンＢ＋等の不純物をイオン打込みしてしきい値電圧■
ｔｈの調整を行なうイオン打込み装置からなるイオン打
込み部１３が設けられている（第３図ｔＢＩ）。

その次に、ＣＶＤ装置、スパッタ装置、蒸着装置やその
他の成膜装置により基板１０１上にポリシリコン膜１０
３をテポジションするポリシリコン成膜部１４が設けら
れている。この直後に、ポリシリコン膜１０３の厚さＴ
。ＶＤ　を測定するデポジション膜厚測定部２５が設け
られ１いる。（第３図（Ｃ））。

このポリシリコン膜１０３上にスピンナ５２等を使用し
てレジスト膜１０５を塗布形成する塗布部１５が設けら
れている。その直後にレジスト膜１０５の膜厚Ｔ□を測
定するレジスト膜厚測定部１６を有する（第３図（Ｄ）
）。

これに次いで、ステップアンドリピートカメラ等の露光
機（装置）５３によりホトマスクのパターンを縮小転写
する露光部１７および基板１０１を回転させながら現像
液を滴下させる現像機（装置）５４を有する現像部１８
により、ゲートマスク１０６を形成する。その直後にバ
ターニングされたチャネル長を規定するゲートマスク１
０６のパターン幅−を測定するゲートマスク幅測定部１
９が設けられている（第３図（Ｅｌ　、　（ＰＩ　）。

次に、プラズマエツチング装置のようなエツチング装置
５５を使用し、前記ゲートマスク１０６をマスクとして
ポリシリコン［１０４ヲパターニングするエツチング部
２０が設けられている。その後にエツチング形成された
ポリシリコン膜、即ちゲート電極１０７のチャネル長を
決定するゲート長ＬＦ、を測定するゲート測定部２１が
設けられている（第３図０）。

以下、詳細を省略するが、ソース・ドレイン領域１０８
を形成するイオン打込ろ部、層間絶縁膜１０９を形成す
る処理部およびコンタクトホール形成やアルミ配線１１
０を形成する処理部等を含む処理部２２を経て、第３図
ＨのＭＯＳＦＥＴを完成する。

ウェーハの状態での処理を終えた後、ウェー７１若しく
はチップの検査装置５６によりウェーッ１又はチップ単
位での特性、例えばＶｔｈを測定、検査するＷ／Ｐ測定
部２３が設けられている。

更に、半導体装置として完成した後、最終特性、例えば
アクセス時間ＴＡＣＣＢ等を検査する最終測定部２４が
設けられている。

本例では所要の特性のウェー７１．チップを得るために
前述した各処理部では、次の処理条件の制御を行なって
いる。

ゲート酸化部１１では酸化時間ＴＩＭ７場合によって酸
化温度ＴＰ、ＭＰ（本例では除く）を制御して前記ゲー
ト酸化膜１０２の膜更Ｔ。Ｘを調整する。また、イオン
打込み部１３ではドーズ量ＮＴＤを制御する。これはし
きい値電圧Ｖｔｈ制御の一要素となる。また、ポリシリ
コン成膜部１４ではポリシリコン膜１０３の膜厚Ｔｃｖ
Ｄ　を調整する。更に、塗布郁１５では回転数Ｒを制御
してレジスト膜厚ＴＲを調整する。一方、露光部１７に
おいて露光条件の一つである露光時間Ｔゆ、を制御し、
現像部１８において現像時間ＴＤゎ、を制御することに
よりチャネル長を規定するマスク幅ＬＲを調整する。更
にエツチング部２０におけるエツチング時間、特に本例
ではオーバエツチング時間Ｔ。Ｅを制御してゲート長Ｌ
Ｅを調整する。

勿論、これらの制御を行なうためには、第２図下欄のよ
うに、酸化膜厚Ｔ。ｘ、しきい値電圧■ｔｈ、レジスト
膜厚Ｔ　、ゲートマスク幅ＬＲ、ゲート長ＬＥ、アクセ
ス時間ＴＡｃｃＩｉｉの各設計値Ｄ（符号の上に２本の
横線「＝」を付記している）を予め設定している。

以上の各処理部および測定時間において、前述した各要
素の制御を行なうためＫ、前記「適応制御」、ｒ　Ｆ、
　Ｆ制御」、「設定値制御」を前記各処理部間で行って
いる。

以下、第２図に従って、説明する。第２図において、各
制御部内の文字はＡは適応制御、Ｆ、Ｆはフィードフォ
ワード制御、Ｐは設定値制御を示す。

ゲート酸化部１１は、酸化膜厚適応制御部３０と酸化時
間設定値制御部３１とによって制御される。制御するた
めのデータとして、酸化膜厚測定部１２での測定値Ｔ。

Ｘと、設計値″１ｌｏｘを後述する適応制御部４５．４
６により補正して得た目標値〒ＯＸ　（横線「−」を付
記）とを用いる。適応制御部３０へは測定値Ｔ。Ｘと目
標値７ｉ０ｘとの差ΔＴｏＸが入力される。差△Ｔｏｘ
は、適応制御部・３０内でめるようにしてもよい。差Δ
Ｔｏｘと適応制御部３０内に情報として保持しているΔ
Ｔｉ工と△Ｔｏｘとの相関関係とを用いて請求める。一
方、酸化時間設定値制御部３１は入力された目標値Ｔｏ
ｘと、情報として内部に保持しているＴｉＭＦ、とＴｏ
ｘとの相関関係とを用いてＴ１１クシミユレーシヨンに
より算出する請求め−られたＴ、工を前記ΔＴ、□で補
正しゲート酸化部１１の酸化時間を制御する。つまり、
次に処理されるウェーハのゲート酸化膜厚Ｔ。Ｘを最適
に制御する。なお、ゲート酸化部１１は複数枚のウェー
ハを同時に処理するため、この制御はバッチ（ロット）
単位の制御となる。

イオン打込み部１３はドーズ量Ｆ、Ｆ制御部３２とドー
ズ量設定値制御部３３とによって制御される。制御する
ためのデータとして前述の膜厚測定値Ｔ。Ｘと設計値■
ｔｈを用いる。ドーズ量Ｆ、Ｆ制御剖３２は入力された
膜厚測定値Ｔ。Ｘと、内部に情報として保持しているＮ
ＴＤと　Ｔ。Ｘとの相関関係に基づいてイオン打込み部
１３において打込まれるイオンのドーズ量ＮＴＤをめる
。しきい値の設計値■ｔｈとドーズ量設定値制御部３３
ではＮＴＤとＶｔｈとの相関関係とを用いてドーズ量の
目標値ＮＴＤがシミーレートされる。目標値ＮＴＤは後
述する適応制御部４５により補正される。この補正され
た目標値ＮＴＤと制御部３２でめた値との対比から最適
ドーズ量ＮＴＤの調整が行なわれる。この制御はウェー
ハ単位で行なわれる。ゆえに膜厚Ｔｏｘはウェーハ毎に
められる。

ポリシリコン成膜部１４は、デポジション膜厚適応制御
部２６とデポジション時間設定値制御部２７とによって
制御される。制御するためのデータトシて、テポジショ
ン膜厚測定部２５での測定値Ｔ。ＶＤ　と、設計値Ｔ。

ＶＤ　を後述する適応制御４５により補正して得た目標
値Ｔ。ＶＤ　とを用いる。

適応制御部２６へは測定値ＴｃｖＤ　と目標値〒ＣＶＤ
との差△ＴＣＶＤが入力される。差△’ｒｏＶＤ　は、
適応制御部２６内でめるようにしてもよい。差ΔＴｏＶ
Ｄ　と適応制御＠２６内忙情報として保持しているデボ
９７３７時間の変化量△ＴＤＦ、Ｐｏと△ＴｃｖＤとの
相関関係とを用いて△ＴＤＥＰＯをめる。一方、デポジ
ション時間設定値制御部２７は入力された目標値〒。Ｖ
Ｄと、情報として内部に保持しているデポジション時間
ＴＤＥＰＯと膜厚Ｔ。ＶＤ　との相関関係とを用いてＴ
ＤＦ、Ｐｏをシミュレーションによりｘ出する請求めら
れたＴＤＥｉＰＯを前記ΔＴＤＥＰｏで補正しポリシリ
コン成膜部１４のデポジション時間を制御する。つまり
、次に処理されるウェーハのポリシリコン膜厚Ｔ。ＶＤ
　を最適に制御する。なお、ポリシリコン成膜部１４は
複数枚のウェーハを同時に処理するため、この制御はバ
ッチ（ロット）単位の制御となる。

塗布部１５はレジスト膜厚適応制御部３４と回転数設定
値制御部３５とによって制御される。制御するためのデ
ータとして、レジスト膜厚測定部１６で得た測定値Ｔ８
と、膜厚設計値ＴＲを後述する適応制御４４により補正
して得た目標値７ｉ′８を用いる。レジスト膜厚適応制
御部３４へは、測定値ＴＲと、目標値テ、どの差△ＴＲ
が入力される。差△ＴＲと、適応制御部３４がその内部
に情報として保持している。△ＴＲとΔＲとの相関関係
とを用いて回転数補正値ΔＲをめる。一方、入力された
目標値テ、と、情報として内部に保持しているＲとＴＲ
との相関関係を用いたシミュレートにより、回転数設定
値制御部３５で回転数Ｒをめる。このＲと補正値ΔＲと
で次のウェーハの塗布回転数を調整する。

露光部１７は露光Ｆ、Ｆ制御部３６および露光適応制御
部３７、更に露光設定値制御部３８とによって制御され
る。制御するためのデータとして、測定値ＴＲと目標値
ＬＲと差ΔＬＲが用いられる。

目標値ＬＲはゲート長を規定するゲート形成用レジスト
マスクの幅の設計値ＬＲを後述する適応制御４３により
補正して得して得られる。差ΔＬＲは、前記目標値ＴＪ
Ｒと、ゲート形成用レジストマスク幅測定部１９で得た
測定値ＬＲとの差である。

露光設定値制御部３８は、目標値ｒＲと、内部に情報と
して保持されているＴＥＸＰとＬＲとの相関関係を用い
て露光時間ＴＫＸＰをシミーレートする。

露光適応制御部３７は、目標値ＬＲと測定値ＬＲと帷Δ
ＬＲと、露光適応制御部３７の内部に情報として保持し
ている△Ｔｚｘｐ　とΔＬ、Ｒとの相関関係とを用いて
露光時間補正値△Ｔヶ、をめる。

一方、露光Ｆ、Ｆ制御＠３６はレジスト膜厚測定部１６
の測定値ＴＲと、内部に情報として保持しているＴ０工
、とＴＲとの相関関係からＴＰ、ｘＰ　をめる。このＴ
ＥＸＰと前記シミュレートされたＴ、Ｅｘｐ　’補正値
△ＴＦ、ｘＰ　とで最適露光時間ＴＥＸＰ　をめる。

この最適露光時間Ｔｉｘｐ　はウェーハ毎にめられる。

前述のように、ステップアンドリピートカメラを用いて
チップ毎に露光する場合、チップ毎に、さらに、露光時
間を補正することができる。チップ露光時間補正Ｆ、Ｆ
制御部４７は入力された膜厚測定部１６からのチップ単
位の膜厚測定値ＴＲ＊Ｊ枡いて前記ウェー・・毎の最適
露光時間ＴＦ、ｘＰ　を補正しチップ単位で露光時間の
制御を行なう。

現像部１８は現像適応制御部３９ＶＣよって制御される
。適応制御部３９は前述したゲート形成用マスク幅の差
△ＬＲと、制御部３９が内部に情報として保持している
△ＴＤＦ、ｖ　と△ＬＲとの相関関係とを用いて標準現
像時間に対する補正現像時間△ＴＤＦ、ｖ　をめ、最適
現像時間ＴＤｌｉ、ｖ　を調整する。

エツチング部２０はエッチＦＦ制御部４０とエッチ時間
設定値制御部４１とエッチ適応制御部４２とによって制
御される。制御するためのデータとして、前述の測定値
ＬＲ１測定値ＬＦ、および目標値Ｌ　が用いられる。測
定値り、）２．ゲート長測定部２１で得た値である。目
標値ＬＥは、ゲート長の設計値Ｌつを後述する適応制御
４５および４６により、補正して得られる。エッチ時間
設定値制御部４１へは目標値り。と測定ゲート長Ｌつと
の差△Ｌゆおよびゲートマスク幅の目標値ＬＲが入力さ
れる。制御部４１はこれらの入力と、その内部に情報と
して保持しているＴ。Ｆ、とＬＲとの相関関係とを用い
てオーバエツチング時間Ｔ。。

をシミュレートによりめる。エッチ時間適応制御部４２
は、入力された前記差ΔＬ９と、内部に情報として保持
している△Ｌ、と△ＴｏＥの相関関係とを用いて、オー
バエツチング時間補正△ＴＯＥをめる。エッチＦ、Ｆ制
御部４０は入力されたゲートマスク幅の測定値ＬＲと、
内部に情報として保持している△ＴｏＥとＬＲの相関関
係とを用いてオーバエツチング補正時間△Ｔｏつをめる
。これらから最適エツチング時間（オーバエツチング時
間）　ＴＯＥをめる。

適応制御部４３は、帥述のゲート長の差ΔＬＥを入力と
して、設・計値ＬＲを補正して目標値ＬＲをめるための
信号を出力する。適応制御部４３はゲートマスク幅ＬＲ
の制御の高精度化に有効である。適応制御部４４も、同
様に、差ΔＬＥ、を入力として、設計値〒Ｒを補正して
目標値−をめる信号を出力する。

適応制御部４５へはしきい値設計値Ｖｔｈと測定した■
ｔｈとの差ΔＶｔｈが入力される。適応制御部４５は差
Δ■ｔｈを入力として目標値り。、Ｔｏｘ、ＴｃｖＤ　
およびＮＴＤをめる信号を出力する。

更に適応制御部４６、アクセス時間の設計値ＴＡｃｃＫ
と測定値ＴＡＣＣＥとの差ΔＴＡＣＣＩｍが入力される
。適応制御部４６は差ΔＴＡｃｃＦ、を入力として設計
値ＬＥ　ｔＴｏｘを補正して目標値Ｌ　Ｅ　？　ＴＯＸ
をめる信号を出力する。

以上のように構成した各制御部は、結局隣り合う処理部
や測定部の間に接続されたり、１以上の処理部や測定部
を飛び越えて接続されることになる。つまり一連の処理
工程が相互に関係した状態で各処理部の条件が設定され
ることになる。そして、この場合、各制御部では制御量
の重みだけ、即ち制御量の大きさを相違させている。第
２図の上段に記載された制御部の制御量を下段のものよ
りも大きくしている。換言すれば隣り合った処理部間で
の制御を行なう適応制御部やＦ、Ｆ制御部の制御量を太
きくし、離れた処理部間での制御な行な５設計値制御部
や適応制御部の制御量を小さくしているのである。

さらに、最終的に仕様を満足した半導体装置を得るため
に、階層的な制御を行い、かつそれらに重みづけしてい
る。デバイス諸元例えば膜厚、幅、長さ、深さ等の寸法
は直接制御される量であるが、これらに着目した制御は
最も制御量の多い適応およびＦ、Ｆ制御と中程度の制御
量の設定値制御によって行なっている。デバイス特性例
えば個々のＭＩＳＦＥＴのしきい値電圧、個々の抵抗の
抵抗値等に着目した制御は、制御量の少ないかつ主とし
て隣接していない処理部からの適応２よび設定値制御に
よって行なっている。ＩＣ特性すなわち完成したチップ
全体としての特性、例えばアクセス時間、遅延時間等に
着目した制御は、最も制御量の少ない適応制御によって
行っている。デバイス諸元の組合せで決まり直接制御で
きない量であるデバイス特性およびＩＣ％性は、主とし
て設計値の補正という形で制御され°る。これによれば
デバイス諸元が設計値から多少ずれても、最終的に仕様
にあった製品が得られる。

したがって、この実施例のプロセスによれば、ゲート酸
化部１１では−のバッチの酸化膜の形成結果により次バ
ッチでは直ちに改善された条件での処理が行なわれる。

イオン打込み部１３は送られてくるウェーハ毎に夫々の
最適ドーズ量が既に決定されることになる。ポリシリコ
ン成膜部１４では−のバッチのポリシリコン膜の形成結
果により次バッチでは直ちに改善された条件での処理が
行なわれる。塗布部１５では、−のウェーハの塗布結果
により次のウェーハの塗布回転数が改善される。露光部
１７では送られてくるウェーハの膜厚に適する条件でし
かも先に露光したウェーハ又はチップの現像結果に基づ
く条件との総合判断により露光量が決定される。勿論、
現像部１８の現像時間も先のウェーハの現像結果に基づ
いて定められる。エツチング部２０においても送られて
くるウェーハのゲートマスク幅や、先にエツチングされ
たウェーハのゲート長によってオーバエツチング時間が
定められる。結局隣接処理部間の制御により応答性のよ
い制御を行なうことができる。

更に前記各部の条件の決定に際しては、設計値に基づ（
設定値制御による調整を行なう。この設定値制御ではシ
ミュレートにより条件をめると共に、Ｗ／Ｐ測定部２３
や最終測定部２４の結果に基づいて設計値を補正し又目
標値としているので、条件決定の精度を高いものにでき
る。同時にこのように複数の工程間にわたって（飛び越
えて）の制御を加味することにより、ウェーハ毎、チッ
プ毎の条件の過変動を抑制し、品質の安定化、均一化を
図ることができる。この場合、各制御部の比重の相違に
より、処理条件設定の応答性や安定性等を任意に調整で
きる。

また、との実施例では処理に応じてチップ単位。

ウェーハ単位、バッチ（ロフト）単位での条件設定を行
なっているので、ゲート酸化部１１のようなバッチ処理
、露光部１７のようなチップ単位処理、その他のウェー
ハ単位処理の各処理に夫々最適な条件設定を可能とする
。

なお、以上の説明において、各制御部を上位コンピュー
タに接続し℃集中的に管理し、プロセスの自動化、集中
管理を行うことが可能とされる。

更に、本例の半導体製造装置は、第４図人のように、ゲ
ート酸化部１１から測定部２１に至る各処理部や測定部
を直列（インライン）に配列している。ウェーハをこの
ライン上で直線的に順次移送することが可能になる。図
中、各部の符号は第２図の符号に該当する。第４図口は
処理時間が比較的に長い露光部１７を２個並列に配置し
ている例である。レジスト膜厚測定部１６を経たウェー
ハを各露光部１７．１７に振分けて各々で露光を行なわ
せ、再び同一の現像Ｎ１１８以下のプロセスを行なわせ
る。この方式によれば処理の高速化を図ることができる
。

一方、第５図の半導体製造装置は、設置場所に制約を受
ける場合の例であり、各部を複数列にしかも折り返し方
向に配列している。ウェーッ・は図示矢印方向に移動さ
れて各処理又は測定が行なわれる。この場合、ゲート酸
化部１１〜インプラ部１３と、塗布部１５〜現像部１８
と、ゲートマスク幅測定部１９〜ゲート測定部２１とを
夫々ユニット化している。これにより、半導体製造装置
の配設、構成を容易化できる。

第６図のように、第５図に示したユニットを並列的に各
部を配列した上でベルト等の搬送手段５７を往復方向に
延設する。図示矢印のようにウェーハを移送しながら処
理を行なうようにしてもよい。

なお、前記第４図［Ａｌ　、　０３＋、第５図、第６図
には図外の上位コンピュータが配設されており、これに
より各部ないし各ユニットを集中制御する。

本実施例の半導体製造装置は各処理部および測定部をユ
ニット化して夫々独立の処理装置とすることが可能であ
る。例えば第２図に仮想線Ａ−Ｇで夫々示すようにユニ
ット化して夫々独立した処理装置として構成できる。勿
論、完成工程部２２、Ｗ／Ｐ検査剖２３、終検部２４等
も独立構成することができる。

ユニノ）Ａは熱処理条件を自動制御することが可能な熱
処理装置である。ユニソ）Ａは熱処理炉と、膜厚測定部
と、膜厚測定部の測定データを基に熱処理条件を制御す
る機能または制御部とを有する。

ユニッ）Ｂはイオン打込条件を自動制御できるイオン打
込ろ装置である。ユニッ）Ｂは膜厚測定部と、イオン打
込み部と、膜厚測定部の測定データを基にイオン打込み
条件を制御する機能または制御部とを有する。

ユニットＡはユニットＢと一体にして、一貫処理装置に
できる。膜厚測定部は一つでよい。第５図および第６図
に示すようにする場合に好都合である。

ユニットＣは膜厚を自動制御可能な成膜（膜形成）装置
すなわちデポジション装置である。ユニットＣはデポジ
ション部と、膜厚測定部と、膜厚測定部の測定データを
基にデポジション条件を制御する機能または制御部とを
有する。

ユニットＤは膜厚を自動制御可能なレジスト、塗布装置
すなわちスピンナである。ユニットＤはレジスト塗布部
と、膜厚測定部と、膜厚測定部の測定データを基にレジ
スト塗布条件を制御する機能または制御部とを有する。

ユニツ）Ｅは露光条件を自動制御できる露光装置である
。ユニットＥは膜厚測定部と、露光部と、膜厚測定部の
測定データを基に露光条件を制御する機能または制御部
とを有する。チップ露光時間補正Ｆ、Ｆ制御部４７は必
要に応じて除くことができる。

ユニットＦはレジストの現像仕上り寸法を自動制御でき
るレジスト処理装置である。ユニットＦは、ユニットＥ
に、レジスト現像部と、ユニットＦの外から入力された
測定データを基に現像または露光条件を制御する機能お
よび制御部とを付は加えたユニットである。この場合も
、制御部４７は必要に応じて除くことができる。このレ
ジスト処理装置内で制御部は全てを一体に形成できる。

ユニットＤはユニットＦと一体にシテ、レジスト−頁処
理装置にできる。膜厚測定部は一つでよい。第５図およ
び第６図に示すように配置する際に有利である。このレ
ジスト−頁処理装置に、膜厚測定部２５またはマスク幅
測定部１９あるいはこれら２つの測定部を付加すること
もできる。なお、ユニッ）Ｄに膜厚測定部２５を付加し
て一貫処理装置としてもよい。ユニットＦにマスク幅測
定部１９を付加して一貫処理装置としてもよい。

さらに、現像部１８と、マスク幅測定部１９と、制御部
３９とで一貫処理装置を構成することもできる。いずれ
の場合も、制御部４７は除いてもよ℃１゜ ユニットＧはエツチング条件を自動制御できるエツチン
グ装置である。ユニットＧはマスク幅測定部と、エツチ
ング部と、ゲート長測定部と、２つの測定部の測定デー
タを基にエツチング条件を制御する機能または制御部と
を有する。ユニットＧはエツチング部とマスク幅測定部
とで構成してもよいし、エツチング部とゲート長測定部
とで構成してもよい。

ユニツ）Ｄ、ＦおよびＧを一体にして、リソグラフィ一
貫処理装置としてもよい。

上述の全てのユニットにおいて、制御部は夫々の制御の
条件をシミーレートする機能を持つことができる。また
、制御部に、ユニットの外から、設計値又は設計値を補
正した処理の目標値を与えることができる。

〔効　果〕

（１）　製造プロセスを構成する各処理部、測定部を一
連的に配設した上で各種制御部を接続し、測定部からの
測定値信号や設計値に基づいて各処理部の処理条件を制
御するように構成しているので、各処理条件の自動制御
を可能とし、プロセス制御全体の自動化を達成できる。

（２）測定部からの測定値信号と設計値との対応により
各処理部の処理条件を制御しているので、各処理条件の
精度を向上し、高精度の制御を行なうことができる。

（３）処理部と測定部とを一連的に配設し１ラインを構
成でき、しかも各処理部や測定部は独立的に構成できる
ので、ライン構成におけるレイアウトの自由度を増大し
、所望のラインの構成を可能とする。

（４）処理部と測定部とを適宜づつ選出してユニット化
することができるので、ラインの一連は勿論のこと多列
に配置した一連構成をも達成でき、ライン設置スペース
の低減を図ることができる。

（５）処理部や測定部の一部を複数個並列配置すること
により、処理や測定等プロセス効率を向上できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、各処理部と
測定部間に接続される各制御部の位置や種類は適宜変更
でき、またユニット化するための処理部や測定部の組合
せやレイアウトの変更は適宜に行なうことができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳＦＥＴの製造
プロセスに適用した場合について説明したが、それに限
定されるものではなく、他のデバイスの製造プロセスに
も適用することができる。

【図面の簡単な説明】

第１図囚、　（Ｂｌ　、　ｔｅｌは適応制御、Ｆ、Ｆ制
御、設定値制御の夫々の概念図、 第２図は本発明の一実施例のシステム全体図、第３図人
〜Ｈは第２図のシステムに対応するＭＯＳＦＥＴの製造
プロセス図、 第４図はインライン型の半導体製造装置のレイアウト図
、Ｂ）はその変形例のレイアウト図、第５図は多列型の
半導体製造装置のレイアウト図、 第６図はその変形例の半導体製造装置のレイアウト図で
ある。 １１・・ゲート酸化部、１２・・・酸化膜厚測定部、１
３・・・インプラ部、１４・・・ポリシリコン成膜部、
１５・・・塗布部、１６・・・フォトレジ膜厚測定剖、
１７・・露光部、１８・・現像部、１９・・ゲートマス
ク幅測定部、２０・・エツチング部、２１・・ゲート測
定部、２２・・完成工程部、２３・・・Ｗ／Ｐ検査部、
２４・・終検部、３０〜４６・・・制御部。 第　４　−図 （Ａ） 第　５　図　第　６　図 手続補正書（方式） ％式％ 事件の表示 昭和５９　年特許願第　１０２５５７　号発明の名称 半導体製造装置 補正をする者 事件との関係　特許出願人 名　称　（５１０１株式会社　日　立　製　作　所代　
理　人 １ｉ　所　〒１ｔＸｌ東京都千代田区丸の内−丁目５番
１号株式会社日立製作所内　電話　Ｍ＋　ｌｉ・２１２
　１１１１Ｌ人代表）補正の対象 明細書の図面の簡単な説明の欄 は」と補正する。

Claims (1)

1. 【特許請求の範囲】 ■、複数の処理部と測定部とを一連的に平面配置してプ
   ロセスラインを構成すると共にこのライン上を被処理物
   が移動できるように構成し、かつ前記処理部および測定
   部間に制御部を接続して測定値や設計値に基づいて前記
   処理部を制御し得るよう構成したことを特徴とする半導
   体製造装置。 ２　処理部と測定部とを一直線に配列してなる特許請求
   の範囲第１項記載の半導体製造装置。 ８、一部の処理部や測定部を複数個並設し、被処理物を
   振分けて処理する・よう構成してなる特許請求の範囲第
   ２項記載の半導体製造装置。 ４、処理部と測定部をユニット化し、かつこれを多数列
   に配置してなる特許請求の範囲第１項記載の半導体製造
   装置。 ５、多数配列した処理部、測定部に対しこれと直交する
   方向に搬送手段を設け、被処理物を搬送手段圧より各列
   内へ移動し得るよう構成してなる特許請求の範囲第４項
   記載の半導体製造装置。