JPS60247937A - 半導体製造プロセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は歩留の向上、制御精度の向上および処理プロセ
スの自動化を図った半導体製造プロセス制御システムに
関するものである。

〔背景技術〕

ＩＣ，ＬＳｌ、ＶＬＳＩ等の半導体装置は、半導体基板
上にトランジスタ、ダイオード、抵抗、コンデンサ等の
各種素子と、回路を構成するための配線を組合せてシス
テム化したものである。このため、各種素子や回路の一
部にでも不良や規格外れが存在すると半導体装置全体が
不良となる。

この不良発生の確率は各種素子や配線その他の不良発生
の確率の積として表われる。

半導体装置の集積度の向上により加工精度が限界に近づ
いている。パターンの最小幅は１．５μｍからサブミク
ロンへと微細化されつつあるため、不良の発生も多くな
シ易い。この不良の発生を抑制して半導体装置の製造歩
留シを向上するには、したがって、半導体装置の製造プ
ロセスの各処理工程を高精度に制御する必要があシ、力
ｉつ処理工程の高能率化、安定化を図るためには処理工
程の制御の自動化を図ることが好ましい。

しかしながら、現在の半導体装置製造プロセスにおいて
はこの要求が満されておらず、歩留向上の障害となって
いる。例えば各処理工程の制御は殆んどオープン制御と
なっている。しかも各処理工程後の検査で得られるデー
タに基づいてバッチ（ロフト）単位での制御を人為的な
制御で行なっている。各処理工程制御に人為的ファクタ
が介在し処理の不安定化、低効率化の問題が生じる。ま
た、各処理工程間を考慮した状態での最適化制御が困難
であシ、制御の高精度化を図ることが難かしいという問
題が生じている。

なお、半導体の製造におけるウェーハプロセスの自動化
については、たとえば雑誌ｒＳｅｍｉｃｏｎｄｕｃ−ｔ
ｏｒ％ｒｌｄＪ１９８３年５月号のＰ４６〜５２に示さ
れている。

〔発明の目的〕

本発明の目的は半導体装置製造プロセスの各処理工程（
プロセス）の制御の自動化を図って製造効率の向上を図
りかつ処理の均一化を図ることにある。

本発明の他の目的は、各処理（工程）プロセス間の相互
の影響を考慮した最適化制御を行なって制御精度の向上
および制御の安定化を図ることにある。

本発明の他の目的は、前記最適化制御を行うことによっ
て半導体装置の製造歩留りを向上できる半導体装置の製
造プロセス制御システムを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとお９である０ すなわち、半導体装置の製造プロセスを構成する各処理
工程（プロセス）の間に測定工程（プロセス）を設ける
。１つの処理工程（プロセス）は、これと隣シ合っ６エ
程（プロセス）で得たデータと、これと１つ以上の処理
工程（プロセス）を隔てた測定工程（プロセス）で得た
データとによって制御される。各処理部８（プロセス）
の制御にあたっては、測定工程（プロセス）での測定デ
ータや設計値に設づいて、処理条件が設定され、これに
従って制御される。これにより、処理工程（プロセス）
の制御の自動化と制御の高精度化を図り、更に制御速度
の向上と制御安定性の向上を達成することができる。

〔実施例〕

第１図囚〜（Ｑは本発明のシステムの主要な制御である
「適応制御Ｊ　「Ｆ、Ｆ　制御（Ｆｅｅｄ　Ｆｏｒｗａ
ｒｄＣｏｎｔｒｏｌ　）Ｊ　「設定値制御」の基本構成
図である。

先ずこれらを説明する◎ 「適応制御」は、第１図囚のように、−の処理工程又は
プロセス（以下、単に処理部という）１をその後の工程
に設けた測定又は検査工程又はプロセス（以下、単に測
定部という）２で得たデータをもとに制御部３によって
制御する。制御部３には外部から設定された目標値と測
定部２からの信号が入力される。制御部３は処理部１に
対して信号を出力する。

この制御によれば、例えば、ウェーハ等の被処理物の処
理プロセスを次のように制御する。ｉ枚目のウェーハま
たはｉ回目のバッチを処理部１で処理した後にこれを測
定部２で測定する。その結果得たデータをｉ回目の信号
Ｔｉとして制御部３に入力する。制御部３では信号Ｔｉ
と外部から設定された目標値（外部設定値）Ｍとを比較
し、両者の差をめる。この差にもとづいて制御信号Ｓｉ
＋ｔを処理部１に出力してｉ＋１枚目のウェーハまたは
ｉ＋１回目のパン“チの処理を行なう。

これによシ最適な制御（および制御の自動化）を可能に
する。

「Ｆ、Ｆ　制御」は、第１図０のようＫ、−の処理部４
を、前の工程に設けた測定部５で得たデータをもとに制
御部６によって制御する。制御部６には測定部５からの
信号が入力され、制御部６は処理部４に信号を出力する
。

この制御によれば、ｉ枚目のウェーハ慎たはｉ回目のパ
ッチのウェーハに対する前の工程での処理結果は測定部
５からのｉ回目の信号Ｔｉとして制御部６に入力される
。信号Ｔｉと制御部６に与えられた外部から設定された
目標値Ｍに基づいてｉ回目の制御信号Ｓｔを処理部４に
出力する。測定部５から処理部４に移送されてきたＬ枚
目のウェーハまたはｉ回目のバッチのウェーハを信号Ｓ
ｉにもとづいて処理する。

これによシ最適な制御を行なうことができる。

「設定値制御」は、第１図００ように、処理部７を制御
部８によって制御する。制御部８には設計値信号等が入
力される。制御部８内では、シミエレート用のコンビエ
ータによって、ウェーハに対する材料、雰囲気、温度等
の変化に対応して変更すべき処理条件或いは目標処理条
件をシｊｚレートする。

この制御によれば、設計値や補正された設計値等の設定
値信号りに基づいて、制御部８内でシミユレートを行な
う。つまり、設計値や補正された設計値りに対応する処
理プロセス７における処理の目標値Ｍｓヲ算出する。目
標値信号Ｍｓは制御部８から処理部７に入力され、信号
Ｍｓにより処理部７を制御する。

第２図は以上の３つの制御をＭＯ８型電界効果トランジ
スタ（ＭＯＳＦＥＴ）からなる半導体装置の製造プロセ
スに適用した実施例の制御システムを示す図である。

第２図の制御システム図と、第３図（Ａ−０とを対応し
て、簡単にＭＯＳＦＥＴの製造プロセスの一部を以下に
示す。

石英管を反応炉５１とし熱処理によってウェーハのＰ型
シリコン半導体基板１０１表面上にゲート酸化膜１０２
を形成するゲート酸化部１１が設けられている。この直
後にゲート酸化膜１０２の厚さＴｏＸ　を測定する酸化
膜厚測定部１２が設けられている（第３図＜Ａ））。

次いで、ゲート酸化Ｍ１０２を通して基板１０１上にボ
ロン（ト）等の不純物をイオン打込みしてしきい値電圧
Ｖｔｈ　の調整を行なうイオン打込み装置からなるイオ
ン打込み部１３が設けられている（第３図向）。

その次に、ＣＶＤ装置やその他の成膜装置によシ基板１
０１上にポリシリコン膜１０３をテポジションするポリ
シリコン成膜部１４が設けられている。この直後に、ポ
リシリコン膜１０３の厚さＴＣＶＤを測定するデポジシ
ョン膜厚測定部２５か設けられている（第３図（Ｃ１）
。

このポリシリコンｌ換１０３上にスピンナ５２等を使用
してレジスト膜１０５を塗布形成する塗布部１５が設け
られている。その直後にレジスト膜１０５の膜厚ＴＲを
測定するレジスト膜厚測定部１６を有する（第３図（６
））。

これに次いで、ステップアンドリピートカメラ等の露光
機５３によりホトマスクのパターンを縮小転写する露光
部１７および基板１０１を回転させながら現像液を部下
させる現像機５４を有する現像部１８により、ゲートマ
スク１０６を形成する。その直後にバターニングされた
チャネル長を規定するゲートマスク１０６のパターン幅
ＬＲを測定するゲートマスク幅測定部１９が設けられて
いる（第３図（８，（ト））。

次に、プラズマエツチング装置のようなエツチング装置
５５を使用し、前記ゲートマスク１０６をマスクとして
ポリシリコン膜１０４をバターニングするエツチング部
２０が設けられている。その後にエツチング形成された
ポリシリコン膜、即ちゲート電極１０７のチャネル長を
決定するゲート長ＬＥを測定するゲート測定部２１が設
けられている（第３図向）。

以下、詳細を省略するが、ソース・ドレイン領域１０８
を形成するイオン打込み部、層間絶縁膜１０９を形成す
る処理部およびコンタクトホール形成やアルミ配線１１
０を形成する処理部等を含む処理部２２を経て、第３図
００Ｍ０８ＦＥＴを完成する。

ウェーハの状態での処理を終えた後、ウェーハ若しくは
チップの検査装置５６によりウェーハ又はチップ単位で
の特性、例えばＶｔｈを測定、検査するＷ／Ｐ測定部２
３が設けられている。

更に、半導体装置として完成した後、最終特性、例えば
アクセス時間ＴＡＣＣＥ等を検査する最終測定部２４が
設けられている。

本例では所要の特性のウェーハ・チップを得るために前
述した各処理部では、次の処理条件の制御を行ガってい
る。

ゲート酸化部１１では酸化時間Ｔ、ＭＸや場合によって
酸化温度Ｔ）ｌｊＭＰ　（本例では除く）を制御して前
記ゲート酸化膜１０２の膜厚ＴｏＸ　を調整する。

また、イオン打・込み部１３ではドーズ量ＮＴＤを制御
する。これは−しき匹値電圧Ｖｔｈ制御の一要素となる
。また、ポリシリコン成膜部１４ではポリシリコン膜１
０３の膜厚ＴｃｖＤｋ調整する。更に、塗布部１５では
回転数Ｒｆ制御してレジスト膜厚ＴＲを調整する。一方
、露光部１７において露光条件の一つである露光時間Ｔ
ｖＸＰを制御し、現像部１８において現像時間ＴＤＥＶ
を制御することによりチャネル長を規定するマスク＠Ｌ
Ｒｆｃ調整する。更にエツチング部２０におけるエツチ
ング時間、特に本例ではオーバエツチング時間ＴＯＥを
制御してゲート長ＬＫ　を調整する。

勿論、これらの制御を行なうためには、第２図下欄のよ
うに、酸化膜厚Ｔ’ｏｘ、しきい値電圧Ｖ、ｌｌ、レジ
スト膜厚ＴＲ、ゲートマスク幅ＬＲ１ゲート長ＬＨ、ア
クセス時間ＴＡＣＣＥ　の各設計値Ｄ（符号の上に２本
の横線「＝」を付記している）を予め設定している。

以上の各処理部および測定部間において、前述した各要
素の制御を行なうために、前記「適応制御」、「Ｆ、Ｆ
制御」、「設定値制御」を前記各処理部間で行っている
。

以下、第２図に従って、説明する。第２図において、各
制御部内の文字はＡは適応制御、Ｆ、Ｆはフィードフォ
ワード制御、Ｐは設定値制御を示すＯ ゲート酸化部１１は、酸化膜厚適応制御部３０と酸化時
間設定値制御部３１とによって制御される。制御するた
めのデータとして、酸化膜厚測定部１２での測定値ＴＯ
Ｘと、設計値Ｔ。Ｘを後述する適応制御部４５．４６に
よシ補正して得た目標値Ｔ’ｏｘ　（横線「−」を付記
）とを用いる。適応制御部３０へは測定値Ｔ’ｏｘと目
標値ＴｏＸとの差ムＴｏｘが入力される。差ΔＴｏＸは
、適応制御部３０内でめるようにしてもよい。差”　Ｔ
’ｏｘと適応制御部３０内に情報として保持しているΔ
ＴｉＭＪと蟲−との相関関係とを用いて＾ＴｉＭＸをめ
る。一方、酸化時間設定値制御部３１は入力された目標
値Ｔ’ｏｘと、情報として内部に保持しているＴｉＭＩ
ＣとＴＯＸとの相関関係とを用いてＴＩ　Ｍｇをシミュ
レーションによシ算出する請求められたＴｉＭｌｃを前
記ムＴｉＭＥで補正しゲート酸化部１１の酸化時間を制
御する。つまシ、次に処理されるウェーハのゲート酸化
膜厚ＴｏＸを最適に制御する。なお、ゲート酸化部１１
は複数枚のウェーハを同時に処理するため、この制御は
バッチ（ロット）単位の制御となる。

イオン打込み部１３はドーズ量Ｆ、Ｆ　制御部３２とド
ーズ量設定値制御部３３とによって制御される。制御す
るためのデータとして前述の膜厚測定値Ｔｏｘと設計値
Ｖｔｈを用いる。ドーズ量Ｆ、Ｆ制御部３２は入力され
た膜厚測定値’Ｉ’ｏｘと、内部に情報として保持して
いるＮＴＤとＴｏＸとの相関関係に基づいてイオン打込
み部１３において打込まれるイオンのドーズ量ＮＴＤを
める。しきい値の設計値Ｖｔｈとドーズ量設定値制御部
３３ではＮＴＤとｖｔｂとの相関関係とを用いてドーズ
量の目標値ＮＴＤがシミユレートされる。目標値ＮＴＤ
は後述する適応制御部４５によシ補正される。この補正
された目標値ＮＴＤと制御部３２でめた値との対比から
最適ドーズ量ＮＴＤの調整が行なわれる。この制御はウ
ェーハ単位で行なわれる。ゆえに膜厚Ｔ’ｏｘはウェー
ハ毎にめられる。

ポリシリコン成膜部１４は、デボジシロン膜厚適応制御
部２６とデボジシミン時間設定値制御部２７とによって
制御される。制御するためのデ−タとして、デポジショ
ン膜厚測定部２５での測定値ＴＣＶＤと、設計値Ｔ（：
ＶＤを後述する適応制御４５により補正して得た目標値
ＴＣＶＤとを用いる。

適応制御部２６へは測定値’ｆ’ｃｖｎと目標値ＴＣＶ
Ｄとの差Δ’ｒｃｖｐが入力される。差ΔＴＣＶＤは、
適応制御部２６内でめるようにしてもよい。差ムＴ’Ｃ
ｖＩ）と適応制御部２６内に情報として保持しているデ
ポジション時間の変化量ムＴＤＫＰＯと”ＴＣＶＤとの
相関関係とを用いてΔＴＤＥＰＯをめる。一方、デポジ
ション時間設定値制御部２７は入力された目標値ＴＣＶ
Ｄと、情報として内部に保持しているデポジション時間
’Ｉ’ｎｇｐｏと膜厚ＴＣＶＤとの相関関係とを用いて
ＴＤＫＰＯをシミュレーションによりｘ出する請求めら
れたＴＤＥＰＯを前記ΔＴＤ）ｉｉＰｏで補正しポリシ
リコン成膜部１４のデポジション時間を制御する。つま
シ、次に処理されるウェーッ）のポリシリコン膜厚’ｒ
ｃｖｎを最適に制御する。なお、ポリシリコン成膜部１
４は複数枚のウェーハを同時に処理するため、この制御
はバッチ（ロット）単位の制御となる。

塗布部１５はレジスト膜厚適応制御部３４と回転数設定
値制御部３５とによって制御される。制御するためのデ
ータとして、レジスト膜厚測定部１６で得た測定値ＴＲ
と、膜厚設計値ＴＲを後述する適応制御４４により補正
して得た目標値ＴＲを用いる。レジスト膜厚適応制御部
３４へは、測定値ＴＲと、目標値ＴＲとの差ｔｈ　ＴＲ
が入力される。差ｔ−’ｆＢ　と、適応制御部３４がそ
の内部に情報として保持している。ΔＴＲとΔＲとの相
関関係とを用いて回転数補正値ΔＲをめる。一方、入力
された目標値ＴＲと、情報として内部に保持しているＲ
とＴＲとの相関関係を用いたシミエレ−トにより１回転
数設定値制御部３５で回転数Ｒをめる。このＲと補正値
ΔＲとで次のウェーハの塗布回転数を調整する。

露光部１７は露光Ｆ、Ｆ　制御部３６および露光適応制
御部３７、更に露光設定値制御部３８とによって制御さ
れる。制御するためのデータとして、測定値ＴＩＬ　と
目標値ＬＲと差ΔＬＲが用いられる。

目標値り、はゲート長を規定するゲート形成用レジスト
マスクの幅の設計値Ｌｎ　ｋ後述する適応制御４３によ
ｐ補正して得して得られる。差へＬＲは、前記目標値Ｌ
Ｒと、ゲート形成用レジストマスク幅測定部１９で得た
測定値ＬＲとの差である。

露光設定値制御部３８は、目標値ＬＲと、内部に情報と
して保持されているＴＫＸＰとＬＲとの相関関係を用い
て露光時間ＴＫＸＰをシミュレートする。

露光適応制御部３７は、目標値ＬＲと測定値ＬＲとの差
ΔＬＲと、露光適応制御部３７の内部に情報として保持
しているΔＴＢＸＰ　とΔＬＲとの相関関係とを用いて
露光時間補正値ΔＴＥＸＰをめる。

一方、露光Ｆ、Ｆ制御部３６はレジスト膜厚測定部１６
の測定値ＴＲと、内部に情報として保持しているＴＥＸ
ＰとＴＲとの相関関係からＴＥＸＰ　をめる。このＴＥ
ＸＰ　と前記シミュＶ−）されたＴＫＸＲ。

補正値Δ’ｒｚｘｐ　とで最適露光時間’ｒｇｘｐをめ
る〇この最適露光時間ＴＩＸＰはウェー／・毎にめられ
るＯ 前述のように、ステップアンドリピートカメラを用いて
チップ毎に露光する場合、チップ毎に、さらに、露光時
間を補正することができる。チップ露光時間補正Ｆ、Ｆ
　制御部４７は入力された膜厚測定部１６からのチップ
単位の膜厚測定値ＴＲ−Ｊを用いて前記ウェーハ毎の最
適現像時間’ｒｇｘｐを補正しチップ単位で露光時間の
制御を行なう。

現像部１８は現像適応制御部３９によって制御される。

適応制御部３９は前述したゲート形成用マスク幅の差Ａ
ＬＲと、制御部３９が内部に情報として保持しているｔ
−ＴＤＫＶとｔｈＬＨとの相関関係とを用いて標準現像
時間に対する補正現像時間心ＴＤＥＶをめ、最適現像時
間ＴＤＩＣＶを調整する。

エツチング部２０はエッチＦ、Ｆ　制御部４０とエッチ
時間設定値制御部４１とエッチ適応制御部４２とによっ
て制御される。制御するためのデータとして、前述の測
定値ＬＲ１測定値り、および目標値ＬＥが用いられる。

測定値Ｌｌは、ゲート長測定部２１で得た値である。目
標値り、は、ゲート長の設計値ＬＨを後述する適応制御
４５および４６により、補正して得られる。エッチ時間
設定値制御部４１へは目標値り、　と測定ゲート長り。

との差ムＬＥ　およびゲートマスク幅の目標値ＬＲが入
力される。制御部４１はこれらの入力と、その内部に、
情報として保持している’ｒｏｌｃとＬＲとの相関関係
とを用いてオーツくエツチング時間ＴＯＥをシミュレー
トによりめる。エッチ時間適応制御部４２は、入力され
た前記差ＡＬＩＢ　と、内部に情報として保持している
ｔｈ　ＬＥ　とｔｈ　’ｆＯ１の相関関係とを用いて、
オーバエツチング時間補正ΔＴＯＥをめる。エッチＦ、
Ｆ　制御部４０は入力されたゲートマスク幅の測定値Ｌ
Ｒと、内部に情報として保持しているムＴ。ΣとＬＲの
相関関係とを用いてオーバエツチング補正時間蟲Ｔｏｇ
ｋ求める。これらから最適エツチング時間（オーツくエ
ツチング時間）　ＴＯＩをめる。

適応制御部４３は、前述のゲート長の差ｔｈ　ＬＥを入
力として、−設計値ＬＲを補正して目標値ＬＲをめるた
めの信号を出力する。適応制御部４３はゲートマスク幅
ＬＲの制御の高精度化に有効である。適応制御部４４も
、同様に、差ΔＬ、を入力として、設計値ＴＲを補正し
て目ＩＩ値Ｔｈ？ｌＸめる信号を出力する。

適応制御部４５へはしきい値設計値■ｔｈと測定したＶ
ｔｈとの差ムＶｔｈが入力される。適応制御部４５は差
ΔＶｔｂを入力として目標値ＬＥ　、　ＴＯＸ、ＴＣＶ
ＤおよびＮＴＤをめる信号を出力する。

更に適応制御部４６、アクセス時間の設計値’ｒＡＣＣ
ｌと測定値’ｒＡＣＣＥとの差ΔＴＡ　（Ｃｄ）Ｅ入力
される。適応制御部４６は差ΔＴＡＣＣＫを入力として
設計値ＬＥ　ｌ　’ｒｏｘを補正して目標値Ｉ４１　’
ｒｏｘをめる信号を出力する。

以上のように構成した各制御部は、結局隣り合う処理部
や測定部の間に接続されたり、１以上の処理部や測定部
を飛び越えて接続されることになる。つまり一連の処理
工程が相互に関係した状態で各処理部の条件が設定され
ることになる。そして、この場合、各制御部では制御量
の重みだけ、即ち制御量の大きさを相違させている。第
２図の上段に記載された制御部の制御量を下段のものよ
シも大きくしている。換言すれは隣り合った処理部間で
の制御を行なう適応制御部やＦ、Ｆ制御部の制御量を大
きくし、離れた処理部間での制御を行なう設定値制御部
や適応制御部の制御量を小さくしているのである。

さらに、最終的に仕様を満足した半導体装置を得るため
に、階層的な制御を行い、かつそれらに重みづけしてい
る。デバイス諸元例えば膜厚、幅、長さ、深さ等の寸法
は直接制御される量であるが、これらに着目した制御は
最も制御量の多い適応およびＦ、Ｆ　制御と中程度の制
御量の設定値制御によって行なっている。デバイス特性
例えば個々のＭＩＳＦＥＴのしきい値電圧、個々の抵抗
の抵抗値等に着目した制御は、制御量の少ないかつ主と
して隣接していない処理部からの適応および設定値制御
によって行なっている。ＩＣ特性すなわち完成したチッ
プ全体としての特性、例えばアクセス時間、遅延時間等
に着目した制御は、最も制御量の少ない適応制御によっ
て行っている。デバイス諸元の組合せで決まり直接制御
できない量であるデバイス特性およびＩＣ特性は、主と
して設計値の補正という形で制御される。これによれば
デバイス諸元が設計値から多少ずれても、最終的に仕様
にあった製品が得られる。

したがって、この実施例のプロセスによれば、ゲート酸
化部１１では一つのバッチの酸化膜の形成結果によシ次
バッチでは直ちに改善された条件での処理が行なわれる
。イオン打込み部１３／ｆｉ、送られてくるウェーハ毎
に夫々の最適ドーズ量が既に決定されることになる。ポ
リシリコン成膜部１４では−のバッチのポリシリコン膜
の形成結果によシ次バッチでは直ちに改善された条件で
の処理が行なわれる。塗布部１５では、−のウェーッ１
の塗布結果により次のウェーハの塗布回転数が改善され
る。露光部１７では送られてくるウェーハの膜厚に適す
る条件でしかも、先に露光したウェーハ又はチップの現
像結果に基づく条件との総合判断によシ露光量が決定さ
れる。勿論、現像部１８の現像時間も先のウェーハの現
像結果に基づいて定められる。エツチング部２０におい
ても送られてくるウェーハのゲートマスク幅や、先にエ
ツチングされたウェーハのゲート長によってオーバエッ
チング時間が定められる。結局隣接処理部間の制御によ
り応答性のよい制御を行なうことができる。

更に前記各部の条件の決定に際しては、設計値に基づく
設定値制御による調整を行なう。この設定値制御ではシ
ミュレートによシ条件をめると共に、Ｗ／Ｐ測定部２３
や最終測定部２４の結果に基づいて設計値を補正して目
標値としているので、条件決定の精度を高いものにでき
る。同時にこのように複数の工程間にわたって（飛び越
え℃の制御を加味することによシ、ウェーッ・毎、チッ
プ毎の条件の過変動を抑制し、品質の安定化、均一化を
図ることができる。この場合、各制御部の比重の相違に
より、処理条件設定の応答性や安定性等を任意に調整で
きる。

また、この実施例では処理に応じてチップ単位。

ウェーハ単位、バッチ（ロット）単位での条件設定を行
なっているので、ゲート酸化部１１のようなバッチ処理
、露光部１７のようなチップ単位処理、その他のウェー
ハ単位処理の各処理に夫々最適な条件設定を可能とする
。

なお、以上の説明において、各制御部を上位コンピュー
タに接続して集中的に管理し、プロセスの自動化、集中
管理を行うことが可能とされる。

〔効果〕

（１）処理部と、これと隣シ合った測定部間において、
適応制御部やＦ、Ｆ　制御部による処理条件の制御を行
なっているので、処理部において処理される半導体の最
適制御の応答性が良く、迅速な制御を行なうことができ
る。

（２）複数個の処理部を隔てた測定部と処理部との間で
処理条件の制御を行ない得るので、この複数個の処理工
程間を考慮した最適制御を行なうことができ、高精度の
制御を行なうことがてきる。

（３）隣接部間における制御と、離隔した部間における
制御とを組合わせているので、一方の変動に対しても他
方がこれを抑制するように作用し、安定した制御を行な
うことができる。

（４）各制御部の比重を相違させているので、制御の迅
速性、安定性等を前記比重を変化調整するととによシ任
意に設定できる。

（５）半導体チップ、ウェーッ１、バッチ単位での制御
を行なうことによシ、各処理部の処理形態に合致した制
御を行なうことができる。

（６）各処理部の処理条件の制御を各制御部で自動的に
行ない得るので、プロセス制御の全自動化が達成できる
。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ゲート酸化
部Ｃは酸化温度を制御するようにしてもよく、露光部で
は露光照度を制御してもよい。また、各処理部と測定部
間に接続される各制褌部の位置や種類は適宜変更できる
。

また、比重は各部夫々の値が異なるようＫしてもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背合と方った禾１用分野であるＭＯＳＦＥＴの製
造プロセスに適用した場合について説明したが、それに
限定されるものではなく、他のデバイスの製造プロセス
にも適用することができる。

【図面の簡単な説明】

第１図囚、　＠、（Ｑは適応制御、Ｆ、Ｆ制御、設定値
制御の夫々の概念図、 第２図は本発明の一実施例のシステム全体図、第３図（
４）〜０は第２図のシステムに対応するＭＯＳＦＥＴの
製造プロセス図である。 １１・・・ゲート酸化部、１２・・・酸化膜厚測定部、
１３・・・インプラ部、１４・・・ポリシリコン成膜部
、１５・・・塗布部、１６・・・フォトレジ膜厚測定部
、１７・・・露光部、１８・・・現像部、１９・・・ゲ
ートマスク幅測定部、２０・・・エツチング部、２１・
・・ゲート測定部、２２・・・完成工程部、２３・・・
Ｗ／Ｐ検査部、２４・・・終検部、３０〜４６・・・制
御部、ＴＯＸ　、　Ｖ７Ｈ。

Claims (1)

1. 【特許請求の範囲】 １、半導体製造プロセスにおける処理部と、処理後の諸
   元を測定する測定部とで一連の製造プロセスを構成し、
   前記処理部と、これと＠シ合った測定部との間に−の制
   御部を接続する一方、処理部と、これと１以上の工程を
   隔てた測定部との間に他の制御部を接続し、各測定部か
   らの測定値や設計値に基づいて前記各制御部が処理部の
   処理条件を制御し得るよう構成したことを特徴とする半
   導体製造プロセス制御システム。 ２、−の制御部を適応制御、Ｆ、Ｆ　制御で構成し、他
   の制御部を適応制御、設定値制御で構成してなる特許請
   求の範囲第１項記載の半導体製造プロセス制御システム
   。 ３、−の制御部と他の制御部の比重を相違させ、−の制
   御部の比重を他の制御部よシも大きくしてなる特許請求
   の範囲第１項又は第２項記載の半導体製造プロセス制御
   システム。 ４、−の制御部は半導体のチップ、ウェーハ、バッチ（
   ロフト）単位で制御し得る特許請求の範囲第１項ないし
   第３項のいずれかに記載の半導体製造フロセス制御シス
   テム。