JPH03228347A - 半導体素子内部応力制御方式 - Google Patents
半導体素子内部応力制御方式Info
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- JPH03228347A JPH03228347A JP2199390A JP2199390A JPH03228347A JP H03228347 A JPH03228347 A JP H03228347A JP 2199390 A JP2199390 A JP 2199390A JP 2199390 A JP2199390 A JP 2199390A JP H03228347 A JPH03228347 A JP H03228347A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体製造において、プロセス条件を制御し、
半導体素子の内部応力状態を最適化するための方法に関
する。
半導体素子の内部応力状態を最適化するための方法に関
する。
従来の装置は、特開昭６３−１４６４３７号公報に記載
のように、熱応力を予測された発生限界内におさえ、熱
応力転位を押さえるように熱処理のパラメータを最適化
させるものであったが、この場合は、シリコンウェハの
酸化、拡散工程に限られており、ＣＶＤ （化学気相法
）、スパッタ等の成膜工程では、新しい方法が必要であ
る。
のように、熱応力を予測された発生限界内におさえ、熱
応力転位を押さえるように熱処理のパラメータを最適化
させるものであったが、この場合は、シリコンウェハの
酸化、拡散工程に限られており、ＣＶＤ （化学気相法
）、スパッタ等の成膜工程では、新しい方法が必要であ
る。
現在、ＣＶＤ・スパッド等の成膜工程で発生する内部応
力を製造工程中に制御する方法はとられておらず、製造
以前に、予定のプロセス条件を用いてシミュレーション
を行っても５製造工程途中の不意の変動に対処できなか
った。又、シミュレーションを行って内部応力を求める
際、一つのプロセス条件を変更するたびに最初から全プ
ロセス条件の計算を行っていたため、計算の繰返し数が
増えるにつれて、さらに半導体素子の規模が大きくなる
につれ、計算時間が長くなる傾向があった。
力を製造工程中に制御する方法はとられておらず、製造
以前に、予定のプロセス条件を用いてシミュレーション
を行っても５製造工程途中の不意の変動に対処できなか
った。又、シミュレーションを行って内部応力を求める
際、一つのプロセス条件を変更するたびに最初から全プ
ロセス条件の計算を行っていたため、計算の繰返し数が
増えるにつれて、さらに半導体素子の規模が大きくなる
につれ、計算時間が長くなる傾向があった。
本発明の目的は、半導体製造工程中に生じる半導体素子
内の内部応力状態の変動を調整し、常に。
内の内部応力状態の変動を調整し、常に。
適正な応力状態を維持すること、そして応力状態を求め
るシミュレーションの計算の繰返し数を減らし計算時間
を短くすることにある。
るシミュレーションの計算の繰返し数を減らし計算時間
を短くすることにある。
〔課題を解決するための手段〕
本発明は、上記目的を達成するために、半導体製造工程
の各プロセスごとに、最初に適正な内部応力状態となる
プロセス条件を、シミュレーション等で定めておき、各
プロセスが終わるごとに発生した内部応力を測定し、予
定と異なる変動が生じた場合、それを調整するようにシ
ミュレーションで求めた次のプロセス条件を与え、そし
て、応力状態を求めるシミュレーションを各プロセスご
とに分けて行い、全プロセスの応力状態は、各プロセス
の結果を重ね合せて評価する。
の各プロセスごとに、最初に適正な内部応力状態となる
プロセス条件を、シミュレーション等で定めておき、各
プロセスが終わるごとに発生した内部応力を測定し、予
定と異なる変動が生じた場合、それを調整するようにシ
ミュレーションで求めた次のプロセス条件を与え、そし
て、応力状態を求めるシミュレーションを各プロセスご
とに分けて行い、全プロセスの応力状態は、各プロセス
の結果を重ね合せて評価する。
上記したように本発明の構成によれば、半導体製造工程
中に半導体素子内に発生する内部応力を許容範囲内に抑
えることができ、又、内部応力のシミュレーションに要
する計算を短縮することができる。
中に半導体素子内に発生する内部応力を許容範囲内に抑
えることができ、又、内部応力のシミュレーションに要
する計算を短縮することができる。
第１図に本発明の一実施例を示す。図中、１４は酸化装
置、１５は成膜装置、１６はエツチング装置等の半導体
装置で基板上に半導体素子を形成していく。
置、１５は成膜装置、１６はエツチング装置等の半導体
装置で基板上に半導体素子を形成していく。
製造する半導体素子の一例を第２図に示す。基板２１に
酸化膜２２を形成した後、電極Ａ２３゜絶縁膜２４．シ
リコン２５．電極８２６．保護膜２７を成膜とエツチン
グを繰り返す。その際、成膜時の温度Ｔと成膜時に膜内
に発生する真性応力Ｓによって、半導体素子内に内部応
力が発生する。
酸化膜２２を形成した後、電極Ａ２３゜絶縁膜２４．シ
リコン２５．電極８２６．保護膜２７を成膜とエツチン
グを繰り返す。その際、成膜時の温度Ｔと成膜時に膜内
に発生する真性応力Ｓによって、半導体素子内に内部応
力が発生する。
成膜途中で異常な内部応力状態が生じると、転位が発生
し、素子特性が不良となる。又、絶縁膜。
し、素子特性が不良となる。又、絶縁膜。
シリコン膜の電子的特性が応力に依存する場合、内部応
力の値に制限が必要となってくる。第２図に示す半導体
素子の場合、Ａに示す領域の応力状態、特に、界面付近
の応力を適正な値にする必要がある。Ａの領域の応力状
態をある評価関数であられす。たとえば、 （σｌ ：応力値、αｉ 二重み係数）のように、への
領域内の応力値をサンプリングし、それぞれの値に重み
づけをする係数を乗じたものの総和の平均であられすこ
とができる。サンプリングする地点及び数は、必要に応
じて変更する。
力の値に制限が必要となってくる。第２図に示す半導体
素子の場合、Ａに示す領域の応力状態、特に、界面付近
の応力を適正な値にする必要がある。Ａの領域の応力状
態をある評価関数であられす。たとえば、 （σｌ ：応力値、αｉ 二重み係数）のように、への
領域内の応力値をサンプリングし、それぞれの値に重み
づけをする係数を乗じたものの総和の平均であられすこ
とができる。サンプリングする地点及び数は、必要に応
じて変更する。
第２図に示す半導体素子の場合、界面付近の応力値が重
要となるので、界面付近のサンプル数、及び、その値に
乗じるαの値を大きくする必要がある。Ａの領域で発生
する応力は、絶縁膜２４．シリコン膜２５．電極８２６
．保護膜２７のそれぞれの成膜工程で発生する応力の合
計である。そこで、それぞれの工程で発生する応力状態
の評価関数値をそれぞれ、Ｅｉ、Ｅａｔ Ｅ３．Ｅｔと
すると、最終的な評価関数値Ｅｒは Ｅｒ＝Ｅｔ＋Ｅｚ＋Ｅａ＋Ｅ番 ・・
（２）となる。
要となるので、界面付近のサンプル数、及び、その値に
乗じるαの値を大きくする必要がある。Ａの領域で発生
する応力は、絶縁膜２４．シリコン膜２５．電極８２６
．保護膜２７のそれぞれの成膜工程で発生する応力の合
計である。そこで、それぞれの工程で発生する応力状態
の評価関数値をそれぞれ、Ｅｉ、Ｅａｔ Ｅ３．Ｅｔと
すると、最終的な評価関数値Ｅｒは Ｅｒ＝Ｅｔ＋Ｅｚ＋Ｅａ＋Ｅ番 ・・
（２）となる。
Ｅｔの許容範囲がＥ ＆１ｌｌｎ≦ＥＴ≦Ｅａｍａｘと
すると、Ｅｌ、Ｅ２．Ｅａｔ Ｅｔの値をそれぞれ調整
する必要がある。Ｅの値は、成膜温度Ｔと成膜時発生す
る真性応力Ｓの関数となる。ＥとＳ、Ｔの関係をグラフ
化した例を第３図に示す。Ｔ、Ｓそれぞれに許容範囲が
あるため、Ｅの取り得る範囲も制限を受ける。
すると、Ｅｌ、Ｅ２．Ｅａｔ Ｅｔの値をそれぞれ調整
する必要がある。Ｅの値は、成膜温度Ｔと成膜時発生す
る真性応力Ｓの関数となる。ＥとＳ、Ｔの関係をグラフ
化した例を第３図に示す。Ｔ、Ｓそれぞれに許容範囲が
あるため、Ｅの取り得る範囲も制限を受ける。
第１図に示す記憶装置１３に、それぞれの工程における
成膜温度Ｔ、真性応力Ｓ、他の物性値Ｍ１ （ヤング率
、熱膨張係数等）とそれらの値を用いてシミュレーショ
ンから求まる応力σ、基板のそりの変化量δ、応力状態
の評価関数値Ｅ（σ）を、−組として記憶させておく。
成膜温度Ｔ、真性応力Ｓ、他の物性値Ｍ１ （ヤング率
、熱膨張係数等）とそれらの値を用いてシミュレーショ
ンから求まる応力σ、基板のそりの変化量δ、応力状態
の評価関数値Ｅ（σ）を、−組として記憶させておく。
この時、一つの工程に対して一組の代表値Ｔ”’、Ｓ”
’、Ｍｌ １σ（０）、δ！０１．Ｅ（σ（Ｏ））以外
に、Ｅ（σ（０〉）より大きいあるいは小さい評価関数
値をもつ組、Ｔ ＋１＋ ３ｕ＋・Ｅ（σｆ２１ ）
、 Ｔ ＋２１５ （２１・・・Ｅ（σ（２））・・・
をいくつか前もってシミュレーションで求めておき、同
様に記憶させておく。ここで述べている基板のそりとは
第５図に示すように、平らであった基板に、薄膜が形成
される時に、発生する真性応力と、熱膨張係数の差によ
って生ずるものである。
’、Ｍｌ １σ（０）、δ！０１．Ｅ（σ（Ｏ））以外
に、Ｅ（σ（０〉）より大きいあるいは小さい評価関数
値をもつ組、Ｔ ＋１＋ ３ｕ＋・Ｅ（σｆ２１ ）
、 Ｔ ＋２１５ （２１・・・Ｅ（σ（２））・・・
をいくつか前もってシミュレーションで求めておき、同
様に記憶させておく。ここで述べている基板のそりとは
第５図に示すように、平らであった基板に、薄膜が形成
される時に、発生する真性応力と、熱膨張係数の差によ
って生ずるものである。
本発明に沿った方法を用いた実際の工程の手順を第１図
を用いて述へる。まず、前もって設定した成膜温度Ｔ
Ｉ”’ ＋真性応力５ＩＬＯ１が生じるプロセス条件で
成膜を行う。プロセス条件ＰとＴ、Ｓの関係は記憶装置
１２に記憶しておく。一番目の工程を終えた後、基板の
そり変形量を測定し、そりの変化量６１′ をホストコ
ンピュータ１にフィードバックする。二番目の工程に入
る前に、１番目の工程で生じる予定であった基板のそり
変化量δｌと６１ を比較し、異なる場合、２番目の工
程で行う予定であった。Ｔ ｚ”’ 、 ５２Ｌｏ’を
修正する。
を用いて述へる。まず、前もって設定した成膜温度Ｔ
Ｉ”’ ＋真性応力５ＩＬＯ１が生じるプロセス条件で
成膜を行う。プロセス条件ＰとＴ、Ｓの関係は記憶装置
１２に記憶しておく。一番目の工程を終えた後、基板の
そり変形量を測定し、そりの変化量６１′ をホストコ
ンピュータ１にフィードバックする。二番目の工程に入
る前に、１番目の工程で生じる予定であった基板のそり
変化量δｌと６１ を比較し、異なる場合、２番目の工
程で行う予定であった。Ｔ ｚ”’ 、 ５２Ｌｏ’を
修正する。
修正する以前のＴ Ｚ”’ ｌ ５２”’で求まる応力
状態評価関数値をＥ（σ２）とすると修正した後の応力
状態評価関数値Ｅ（σ２傘）は次式のようになる。
状態評価関数値をＥ（σ２）とすると修正した後の応力
状態評価関数値Ｅ（σ２傘）は次式のようになる。
（ｋは定数）
上式で求まる評価関数値Ｅ（σ２Ｉ）に最も近いＥ（σ
２）を記憶装置１３からピックアップし、対応するＴｎ
、ＳＺを補正し、シミュレーションを行いσ２．δ２．
Ｅ（σ２）を求め、Ｅ（σ２申）と新しいＥ（σ２）が
許容範囲以内の差であれば、その時のＴＺＩ ８２を実
際の条件とする。新しく求めたＴｎ。
２）を記憶装置１３からピックアップし、対応するＴｎ
、ＳＺを補正し、シミュレーションを行いσ２．δ２．
Ｅ（σ２）を求め、Ｅ（σ２申）と新しいＥ（σ２）が
許容範囲以内の差であれば、その時のＴＺＩ ８２を実
際の条件とする。新しく求めたＴｎ。
Ｓ２１ Ｍｚｔ ａ２．δ２． Ｅ（σ２）のデータの
組は記憶装置に記憶しておく。又、一番目の工程で用い
たＴｚ、Ｓｔに対応するδｌと実際に生じたδ工δ１ いる一番目の工程のデータσ、＋Ｏ１、σ１（１）δ、
ｔＯ） 。
組は記憶装置に記憶しておく。又、一番目の工程で用い
たＴｚ、Ｓｔに対応するδｌと実際に生じたδ工δ１ いる一番目の工程のデータσ、＋Ｏ１、σ１（１）δ、
ｔＯ） 。
δ１３１′ ・、Ｅ（σ１”’）！ Ｅ（σ１ｆｉ＋
） ・・それぞれにｄを乗じたものを入力しなおす。
） ・・それぞれにｄを乗じたものを入力しなおす。
この操作を行うことにより、今後、これらのデータを用
いる時の精度を向上させることができる。
いる時の精度を向上させることができる。
以上の工程を繰り返すが、ｎ回目の工程で用いるＴｎ、
Ｓｎを求めるための修正されたＥ（σｎ＊）は・・・（
４） （ｋは定数） ｉ＝１ 工程で生じる予定の基板の変形量と実際の変形量の差で
ある。変形量を次のｎ回目の工程で補正する場合は、ｋ
＝１とすればよいが、急激な補正を避ける場合はＯ≦ｋ
＜１の範囲で適当な値を選択すればよい。
Ｓｎを求めるための修正されたＥ（σｎ＊）は・・・（
４） （ｋは定数） ｉ＝１ 工程で生じる予定の基板の変形量と実際の変形量の差で
ある。変形量を次のｎ回目の工程で補正する場合は、ｋ
＝１とすればよいが、急激な補正を避ける場合はＯ≦ｋ
＜１の範囲で適当な値を選択すればよい。
第４図に、工程ごとの評価関数値の変化と実際に制御し
た場合の例を示す。応力状態の評価関数値の上限と下限
がそれぞれＥ ａｍａＸ ｒ Ｅ ａｗｌ ｎと定めら
れ、その範囲内に常にＥがある必要があるとする。第４
図中の破線は予定の応力状態の変化を示し、実線は実際
の変化を示す。一番目の工程でＥは予定の値より小さい
値となっている。この場合、次の二番目でのプロセス条
件は予定よりＥ２が大きくなるように、本発明の方法に
従って修正する。
た場合の例を示す。応力状態の評価関数値の上限と下限
がそれぞれＥ ａｍａＸ ｒ Ｅ ａｗｌ ｎと定めら
れ、その範囲内に常にＥがある必要があるとする。第４
図中の破線は予定の応力状態の変化を示し、実線は実際
の変化を示す。一番目の工程でＥは予定の値より小さい
値となっている。この場合、次の二番目でのプロセス条
件は予定よりＥ２が大きくなるように、本発明の方法に
従って修正する。
二番目の工程では逆にＥが大きくなりすぎたので、一番
目と逆の操作を行う。以下を繰り返し、予定の範囲内に
最終状態が収まるように制御する。
目と逆の操作を行う。以下を繰り返し、予定の範囲内に
最終状態が収まるように制御する。
第４図に示すプロセスの進行状況及び変更したプロセス
条件の内容を第１図に示すモニタ１７で表示することに
より、常に、状況を監視することができる。
条件の内容を第１図に示すモニタ１７で表示することに
より、常に、状況を監視することができる。
本発明によれば、半導体素子の成膜工程で発生する内部
応力を製造工程の途中で制御することが可能となり、最
終的な内部応力状態を適正な範囲に収めることができる
。又、１つのプロセス条件を変更させた時の最終結果に
及ぼす影響を、改めて最初からシミュレーションしなお
す必要がなく繰り返しシミュレーションする場合の計算
時間を短縮することができる。
応力を製造工程の途中で制御することが可能となり、最
終的な内部応力状態を適正な範囲に収めることができる
。又、１つのプロセス条件を変更させた時の最終結果に
及ぼす影響を、改めて最初からシミュレーションしなお
す必要がなく繰り返しシミュレーションする場合の計算
時間を短縮することができる。
第１図は本発明の方法を用いた半導体製造システムのブ
ロック図、第２図は半導体素子の一例を示す説明図、第
３図は応力状態評価関数Ｅ（σ）と成膜温度Ｔ、真性応
力Ｓの関係の一例を示す特性図、第４図は各プロセスご
との応力状態の制御過程の一例を示す説明図、第５図は
基板に薄膜を形成した時のそり変形状態と変形量δの位
置を示す説明図である。 １１・・・ホストコンピュータ、１２・・・記憶装置、
１３・・・記憶装置、１７・・・モニタ、２１・・基板
。 ２２・・・酸化膜、２３・・・電極、２４・・・絶縁膜
、２５シリコン、２６・・・電極、２７・・・保護膜。
ロック図、第２図は半導体素子の一例を示す説明図、第
３図は応力状態評価関数Ｅ（σ）と成膜温度Ｔ、真性応
力Ｓの関係の一例を示す特性図、第４図は各プロセスご
との応力状態の制御過程の一例を示す説明図、第５図は
基板に薄膜を形成した時のそり変形状態と変形量δの位
置を示す説明図である。 １１・・・ホストコンピュータ、１２・・・記憶装置、
１３・・・記憶装置、１７・・・モニタ、２１・・基板
。 ２２・・・酸化膜、２３・・・電極、２４・・・絶縁膜
、２５シリコン、２６・・・電極、２７・・・保護膜。
Claims (1)
- 【特許請求の範囲】 １、半導体製造プロセスにおいて、半導体素子の内部応
力状態を評価関数で数値化し、それを許容範囲内に制御
するために、一工程ごとに加わる応力を予測し、最適な
プロセス条件を設定し、実際に一つの製造工程を終える
たびに生じた内部応力を測定、評価し、それに基づいて
後の工程を修正しながら応力状態を最適化することを特
徴とする半導体素子内部応力制御方法。 ２、請求項１において、一工程ごとに生じる応力状態ご
とに評価関数値で数値化し、全工程後の応力状態の評価
関数値を各工程での評価関数値の和で表す半導体素子内
部応力制御方法。 ３、半導体プロセスにおいて、一工程ごとに生じる半導
体ウェーハの変形量から内部応力状態を求め、その時の
製造プロセス条件を記憶しておくことにより、次の同様
の製造プロセス工程で生じる応力状態を予測することを
特徴とする半導体素子内部応力制御方法。 ４、請求項３の前記半導体素子内部応力制御方法を組み
込み、予定の製造プロセス条件、及び、内部応力状態と
実際のプロセス条件と内部応力状態を画面に表示する表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199390A JPH03228347A (ja) | 1990-02-02 | 1990-02-02 | 半導体素子内部応力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199390A JPH03228347A (ja) | 1990-02-02 | 1990-02-02 | 半導体素子内部応力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228347A true JPH03228347A (ja) | 1991-10-09 |
Family
ID=12070549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199390A Pending JPH03228347A (ja) | 1990-02-02 | 1990-02-02 | 半導体素子内部応力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228347A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189454A (ja) * | 2000-04-27 | 2006-07-20 | California Inst Of Technology | 基板上に形成されたライン構造の応力界と特性のリアルタイム評価 |
| JP2006196908A (ja) * | 1995-12-28 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法、製造装置、シミュレーション方法、及びシミュレータ |
| JP2007266305A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 半導体基板の分類装置、分類方法及び半導体装置の製造方法 |
| JP2008501119A (ja) * | 2004-05-28 | 2008-01-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 応力感応素子を有する半導体構造、および半導体構造内の応力を測定するための方法 |
| WO2019217015A1 (en) * | 2018-05-07 | 2019-11-14 | Applied Materials, Inc. | Substrate deformation detection and correction |
-
1990
- 1990-02-02 JP JP2199390A patent/JPH03228347A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006196908A (ja) * | 1995-12-28 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法、製造装置、シミュレーション方法、及びシミュレータ |
| JP4516030B2 (ja) * | 1995-12-28 | 2010-08-04 | 株式会社東芝 | 半導体装置の製造プロセスの設計方法、半導体装置の製造方法、及び半導体装置の製造システム |
| JP2006189454A (ja) * | 2000-04-27 | 2006-07-20 | California Inst Of Technology | 基板上に形成されたライン構造の応力界と特性のリアルタイム評価 |
| JP2008501119A (ja) * | 2004-05-28 | 2008-01-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 応力感応素子を有する半導体構造、および半導体構造内の応力を測定するための方法 |
| JP2007266305A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 半導体基板の分類装置、分類方法及び半導体装置の製造方法 |
| WO2019217015A1 (en) * | 2018-05-07 | 2019-11-14 | Applied Materials, Inc. | Substrate deformation detection and correction |
| US10804125B2 (en) | 2018-05-07 | 2020-10-13 | Applied Materials, Inc. | Substrate deformation detection and correction |
| US11417553B2 (en) | 2018-05-07 | 2022-08-16 | Applied Materials, Inc. | Substrate deformation detection and correction |
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